课外项目B 同步时序电路设计
5.2 同步时序电路设计
9
5.2.4
状态分配
上例中
状态化简
现态 S0 S1 S2 次态／ 次态／输出 X=0 S0 / 0 S2 / 0 S0 /0 X=1 S1 /0 S1 /0 S0 /1
解： 画出原始状态转换图。 (1) 画出原始状态转换图。 ( 输入序列不允许重迭 ) 数据
X
1
2 3
4 5
6
7
8
检测
Z
CP 1 0 1 1 0 1
CP > 器
X
画原始状态图
0 1
01
× ×
0 0
10
0 1 0 0 0 0
n 2
0 0 0 1 1 0
Q 2n+1 Q nQ n 2 1 00 X 0 1
11
0 0
1 0
× ×
0 0
Q
现 态 Q2 0 0 1 0 0 1
n
次态
n
输 出 Z 0 0 0 0 0 1
12
次态／输出 次态／ 现态 X=0 00 01 10 00 / 0 10/ 0 00 /0 X=1 01 /0 01/0 00/1
Q1 0 1 0 0 1 0
(3) 状态编码
0/0 0/0
S0=00
1/1 1/1 S1=01 0/0
S0 00 1/0 1/0
0/0 0/0
S2 S2=10 10
S101
1/0 1/0
同步时序逻辑电路设计
6.3 同步时序逻辑电路设计同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑 问题的要求，设计出能实现给定逻辑功能的电路。
同步时序电路分析/设计的部分步骤比较: 分析步骤(部分) 设计步骤(部分)逻辑电路图 激励方程 状态方程 输出方程逻辑电路图 激励方程状态方程(或激励表)输出方程状态(真值)表 状态图/时序图状态真值表 时序图/状态图1同步时序电路设计的一般步骤给定逻辑功能 原始状态图/表(符号化) 状态化简 状态编码→ 状态(真值)表 选触发器类型修改激励和输出方程 N能自启动?Y逻辑电路图2原始状态图/表的建立根据给定的逻辑功能建立原始状态图和原始状态表①根据电路的输入条件和相应的输出要求,分别确定输入变量 和输出变量的含义和数目。
②找出所有可能的状态(以符号表示)，根据电路的工作过程 和规律确定状态之间的转换关系。
③根据原始状态图建立原始状态表。
建立原始状态图没有统一的方法，但一般可以如下考虑： - 设立初始状态,然后从初始状态出发考虑在各种输入信号作用下的状态转移和输出响应。
- 根据问题中要求记忆和区分的信息去考虑设立每一个状态。
一般说来，若在某个状态下输入信号后不能用已有状态表示 时，应增加一个新的状态。
3状态化简合并等价状态，消去多余状态的过程称为状态化简. 等价状态：在相同的输入下有相同的输出，并且它们的 次态相同或次态等价。
例： 原始状态表 最后简化的状态表现态 （Sn） a b c d e f g 次态/输出（S n+1/Y） A=0 A=1 a/0 b/0 c/0 d/0 a/0 d/0 e/0 f/1 a/0 f/1 g/0 f/1 a/0 f/1 e与g 等价 d与 f 等价 删掉 g与f 现态 (Sn) a b c d e 次态/输出（S n+1/Y） A=0 a/0 c/0 a/0 e/0 a/0 A=1 b/0 d/0 d/0 d/1 d/1（状态化简有时需要经过反复多次检查）4状态编码状态编码(或状态分配) :将每个状态用一个n位二进制代码表示。
《数字逻辑电路分析与设计》课外设计 同步时序电路设计
《数字逻辑电路分析与设计》课外设计制作总结报告题目( B)：同步时序电路设计2组号：组长：成员：成员：成员：成员：2017年3月2日一、实验方案本次课程设计为同步时序电路设计B。
题目要求用4个D触发器（Q1、Q2、Q3、Q4）设计一个‘1011’不重叠的序列检测器。
其功能是对输入序列进行检测。
该检测器有一个输入端x，当连续完整收到上述序列时，输出1（z=1），否则输出0（z=0）。
要求电源接通时，Q1 Q2 Q3 Q4=0000；收到第一个1时，Q1 Q2 Q3 Q4=0001；连续收到第2位0时，Q1 Q2 Q3 Q4=0010；连续收到第3位1时，Q1 Q2 Q3 Q4=0101；连续收到第4位1时，Q1 Q2 Q3 Q4=1011。
初看题目，我们在查找74LS175芯片资料后觉得题目很简单，因为只需要每次同一个输入端获得对应的D值，并将每个Q端依次连接到下一个D端，即可不断检测获得的最近的四个输入值组成的序列。
而‘1011’序列在输出端连接一个与门后也能被检测到。
二、实验原理及电路图1、原理分析（最初错误方案）图一该原理在试验方案中已经提到，这里不再赘述。
2、原理分析（修正后电路）在多次核对题目后，我们发现对题目理解有误，于是修正了原来的电路。
题目要求LED 灯总共只有0000，0001，0010，0101，1011这五种状态，而我们之前忽视了这一条件导致错误。
因此在画出状态转移图，列出状态表并经过化简后，我们得到了新的表达式和电路图。
S 0三、完成过程1、资料搜集与电路原理图的构思我们搜集了74LS175芯片的资料，并集体讨论了实现的方案。
构思出了电路图。
S 1 S 3 S 2 S 4 0/0 1/0 状态转移图图二2、软件仿真在改正之前错误的电路图后，我们按照修正后的新的电路图（即图二）进行了仿真，结果可以达到题目要求。
3、中期报告的撰写在本组成员基本确认所得电路的原理图，并进一步讨论分析电路制作方案后，由段婕同学进行了中期报告的撰写。
同步时序电路逻辑设计课件
下面通过一个例题说明其设计过程。
实验例3-2-1 设计“111”序列检测器。
解 （1） 分析题义，设置状态，画出状态转换图表 要设计的电路有一串行输入端X和一串行输出端Y 。输入X是一随机信号，每当连续输 入三个“1”时，检测器输出为“1”，其余情况下输出“0”。例如 输入X序列 010111011110… 输出Ｙ序列 000001000100… 分析输入、输出关系可见，当连续输入3 个“1”，对应输出一个“1”，在3个“1”以后 不论输入为“1”还是为“0”，都输出为“0”。因而要有4个状态，记作S0、S1、S2和S3。其 中： S0为电路初态。 S1是输入第一个“1”以后的状态。 S2是连续输入二个“1”以后的状态。 S3是连续输入三个“1”以后的状态。 由这四个状态可作出原始状态转换图（图3-2-1）和状态转换表（表3-2-1）。 （2） 状态化简 在原始状态中可能会有“冗余”状态，通过状态化简，清除原始状态中的“冗余”状 态，可减少时序逻辑电路中记忆单元的数量，简化逻辑电路。作表3-2-2的蕴含状态表进 行状态化简。 对表3-2-2作追寻比较，只有S0和S3是属于等价类。可见最简状态是（S0和S3）、S1、S2 三个。
四 实验内容及步骤
设计一同步序列检测器，当输入序列 为0011时，输出一个“1”，即： 输入序列X 1100110011 输出序列Y 0000010001 试设计一模7的同步计数器，当X=1时作 加法计数，X=0时作减法计数。
五 实验设备和器材 （1）示波器 YB4323 （2）实验箱 数逻实验箱 1台 1台
Φ
Φ
10
Φ
1
10
Φ
Φ
(a) J2=XQ1
X Q2Q1 00 01 11 10 (e) 0 0 Φ Φ Φ 1 1 Φ Φ Φ X Q2Q1 00 01 11 10
同步时序逻辑电路设计的教学方法
同步时序逻辑电路设计的教学方法探讨摘要：本文对“数字逻辑”课程中同步时序逻辑电路设计的教学方法进行了探讨，提出了根据二进制状态表导出激励函数的行之有效的简化方法及卡诺图的变换。
关键词：数字逻辑，同步时序逻辑电路，卡诺图一、引言作为功能部件级的逻辑电路设计的教学，难度最大的莫过于时序逻辑电路了。
对于难点的教学，力求在讲述过程上有一个清晰的思路，教给学生一个简单有效的设计方法，尽量避免烦琐的推导和计算。
本文就设计过程中的“由给定的二进制状态表确定触发器的激励函数和输出函数”的一个环节来说明这个问题。
二、根据二进制状态表求指定触发器激励表的简化方法这个环节通常是用触发器的激励表来转换的。
这种转换无疑对熟练激励表的应用有好处，但繁琐的转换工作增加了很多工作量，降低了设计工作的效率，不利于教学任务进度的完成。
例如，在给出的二进制状态表的情况下，用触发器的激励表的转换，求出选用J -K 触发器时的激励函数和输出函数表达式就比较麻烦。
设二进制状态表如下表1所示，J -K 触发器的激励表如表2所示。
因为给出的状态表有4个状态，它需要2个J -K 触发器。
要求的激励函数有J 2、K 2、J 1、K 1等4个，一个输出函数1个Z ，总共需要画5个卡诺图来求解。
由于输出函数与激励表无关，可直接根据状态表填出3变量卡诺图求解：观察输出函数Z 的卡诺图，它就是按状态表的行列顺序直接填写的，具有很强的直观性。
根据这个卡诺图可求出输出函数表达式为：112xy y y Z +=求激励函数J 2、K 2、J 1、K 1的表达式则需要根据状态表和激励表按步骤填写。
一、求J 2、K 2时，在状态表中只保留y 2和y 2n+1的对应状态，求J 1、K 1时则保留y 1和y 1n+1的对应状态列，保留后的状态表如表3和表4所示。
二、根据表2（激励表）和表3（或表4）填写求J 2、K 2（或J 1、K 1）的卡诺图。
如图2所示。
这样，根据图2所示的卡诺图，激励函数才能求出来：x J 2=2y ；x K 2= ；1J 1= ；1K 1=当然，二进制状态表的现态排列秩序必须按格雷码排列，如本例按00、01、11、10排列，否则在填写卡诺图前须先作好格雷码排列。
同步时序电路的设计步骤
同步时序电路的设计步骤同步时序电路的设计步骤同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。
状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。
同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。
这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题。
根据已知状态图设计同步时序电路的过程一般分为以下几步：1.确定触发器的个数。
首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足n≤2K,K为实现这来状态所需要的触发器的个数。
（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。
）2.列出状态转移真值表。
根据状态列出状态转移真值表，也称状态表、状态转移表。
3.触发器选型。
选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。
根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。
4.求出输出方程。
根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。
5.画出逻辑图。
根据输入方程、输出方程画出逻辑电路图。
6.讨论设计的电路能否自启动。
在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。
同步时序电路设计举例例按下图状态图设计同步时序电路。
1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。
其变量可用Q1,Q0表示；2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q1n,Q0n，而应变量为触发器的次态Q1n+1Q0n+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q1n Q0n=01的状态为不出现，其输出可看作任意项处理。
同步时序电路设计2
称为相容类。
最大相容类：若一个相容类不是任何其它相容类的 子集，则称该相容类为最大相容类。
如何找最大相容类？
为了从相容状态对中找出最大相容类，引入了 状态合并图，它将状态以 “点” 的形式均匀的绘 在圆周上，然后把所有相容对都用线段连接起来， 而所有点之间都有连线的多边形就构成了一个最大 相容类。如下图所示的包含了3个、4个和5个的最 大相容类。
满足输出都相同的现态只有A,B和C,D。但可见 仅C,D是等效的。故上表的最大等效类集合为:
｛(A),(B),(C,D)｝
若将(A),(B),(C,D)分别用符号A` , B` ,C`表示 并代入原始状态表中，则得最小化状态表：
次态/输出 现态 A` B` C` X=0 A`/0 A`/0 A`/0 X=1 B`/0 C`/0 C`/1
.
S1 S3
S1 S2 S4 S3 (b) S2 S2
(a) S5
S1
S4
S3
(c)
从最大相容类(或者相容类)中选出一组相容类，
如果选出来的这一组相容类满足以下三个条件: (1) 覆盖性：所选的相容类的集合应包含原始状态表 中的全部状态； (2) 最小性：所选相容类集合中相容类个数应最少。 (3) 闭合性：所选相容类集合中的任一相容类，在原 始状态表中任一输入条件下产生的次态应该属于 该集合中的某一相容类。
B
C D
B/0
C/0 D/0
A/0
A/0 A/1
C/0
D/0 D/0
d/d
d/d d/d
存在任意项(约束项)的状态表称不完全确定状 态表，它所描述的电路叫不完全确定电路。 若状态表中的次态和输出都是确定的状态和输 出，则称为完全确定状态表。
同步时序逻辑电路的设计
D3 D2 D1 D0 =Q3n+1Q2n+1Q1n+1Q0n+1
由状态图可以看出，这是一个循环移位计数器。在计数时循
Q0 Q1, Q1 Q2 , Q2 Q3 , Q3 Q0
这种计数器的循环长度l=2n，其中n为位数，这里n=4，l=8
由状态图还可看出，图左半部8个状态形成闭环，称为 “有效序列”，右半部8个状态称为“无效序列”。如果该 时序电路在某种偶然因素作用下，使电路处于“无效序列” 中的某一状态，则它可以在时钟脉冲 CP的作用下，经过若 干个节拍后，自动进入有效序列。因此，该计数器称为具
01 0 10 0 00 1
10 1 00 1 01 0
01
状态图
1/0 0/0
6
画时序波形图。
根据状态表或状态图， 可画出在CP脉冲作用下电路的时序图。
00
0/0 1/0 1/1 0/1 10 1/0 0/0 01
CP X Q0 Q1 Z
7
（4）逻辑功能分析：
该电路一共有3个状态00、01、10。
有自恢复功能的扭环移位计数器。
2 同步时序逻辑电路的设计
同步时序逻辑电路的设计是指根据特定的逻辑要求，设计 出能实现其逻辑功能的时序逻辑电路。显然， 设计是分析的逆 过程，即：
分析
逻辑电路
设计
逻辑功能
同步时序逻辑电路设计追求的目标是，使用尽可能少的 触发器和逻辑门实现预定的逻辑要求！
设计的一般步骤如下：
构造Moore型原始状态图如下：
1
相应的原始状态表如下表所示。
例 设计一个用于引爆控制的同步时序电路，该电路有一 个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆， 则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在 输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被 炸毁。试建立该电路的Mealy型状态图和状态表。
6.4同步时序逻辑电路的设计方法.ppt
将计时电路划分为秒计数器、分计数器和时计数器三个下 一级模块。
将显示电路划分为秒显示、分显示和时显示三个下一级模 块。
6.5 时序逻辑电路中的竞争—冒险现象
分为两类：
* 由组合逻辑电路的竞争—冒险所引起。产生的输出 脉冲噪声不仅影响整个电路的输出，还可能使存储 电路产生误动作。
（一）环形计数器 1、电路结构
D1
1D C1
Q1
1D C1
Q2
1D C1
Q3
CP FF1
FF2
FF3
2、反馈函数 D1 = Qn
1D C1
Q4
FF4
3、状态转换图 1000 0100 0000
(Q1Q2Q3Q4) 1010 1100
0110 1110
0111
0001 0010 1111 0101 1001 0011 1101 1011
7．寄存器也是一种常用的时序逻辑器件。寄存器分为并行寄存器和移位 寄存器两种。移位寄存器分为左移、右移及双向移动等。
学习要求
学习基本要求:
1、掌握时序逻辑电路的分析方法 2、掌握同步计数器的设计方法 3、掌握常用时序逻辑器件(集成计数器、移位寄存器)逻辑功能和应用
重点与难点:
重点： 1、时序逻辑电路的分析 2、同步计数器的设计
路状态顺序进行编号。 3. 按设计要求实现的逻辑功能画出电路的状态转换图或列出
状态转换表。 二、状态化简
若两个电路状态在相同的输入下有相同的输出，并转 向同一个次态，则称为等价状态；等价状态可以合并。
三、状态编码
1. 确定触发器数目。2n-1 M 2n
同步时序电路设计步骤
同步时序电路设计步骤同步时序电路是数字电路中的一种重要设计。
它通过时钟信号来同步多个电路的操作，确保数据在正确的时间被采样和处理。
本文将详细介绍同步时序电路的设计步骤，包括需求分析、状态图设计、状态转换表设计、逻辑方程式推导以及逻辑电路实现。
1. 需求分析在进行同步时序电路设计之前，首先需要明确电路的需求。
这包括确定输入和输出信号的类型、数量以及对其进行操作的具体要求。
需要考虑的因素包括输入信号的时序关系、输出信号的逻辑关系以及任何特殊功能或约束。
2. 状态图设计状态图是描述同步时序电路行为的一种图形化表示方法。
它由状态和状态之间的转移组成。
每个状态代表了电路在不同时间点上可能处于的状态，而转移则表示了在某些条件下从一个状态到另一个状态的变化。
在设计状态图时，需要考虑所有可能的输入组合，并确定每个输入组合下所对应的输出以及下一个状态是什么。
通常使用有限状态机（FSM）来表示同步时序电路。
3. 状态转换表设计基于状态图，可以得到状态转换表。
状态转换表列出了每个状态及其对应的输入组合、输出和下一个状态。
它是状态图的一种更具体和详细的表示形式。
将状态图转换为状态转换表时，需要将每个状态分配一个唯一的编号，并确定每个输入组合所对应的输出和下一个状态。
可以使用真值表或决策表来辅助设计。
4. 逻辑方程式推导根据状态转换表，可以推导出同步时序电路的逻辑方程式。
逻辑方程式描述了输入信号和当前状态如何决定输出信号和下一个状态。
推导逻辑方程式时，可以使用布尔代数和逻辑运算符（如与、或、非）来描述不同输入组合下的输出和下一个状态。
根据具体需求，可以选择使用门电路、触发器等元件来实现逻辑功能。
5. 逻辑电路实现最后一步是将推导出的逻辑方程式转换为具体的逻辑电路。
这包括选择合适的门电路、触发器以及其他元件，并按照设计要求进行布线。
在进行逻辑电路实现时，需要注意信号传输延迟、功耗以及布线复杂性等因素。
还需要进行仿真和验证，确保电路在不同输入组合下能够正确地工作。
数字电路与系统设计(实验八)同步时序电路逻辑设计
实验八同步时序电路逻辑设计一、实验目的：1．掌握同步时序电路逻辑设计过程。
2．掌握实验测试所设计电路的逻辑功能。
3．学习EDA软件的使用。
二、实验仪器：序号仪器或器件名称型号或规格数量1 逻辑实验箱 12 万用表 13 双踪示波器 14 74LS194 15 74LS112 16 74LS04 17 74LS00 18 74LS86 19 74LS10 1三、实验原理：同步时序电路逻辑设计过程方框图如图8-1所示。
设计要求状态转移图状态转移表状态化简状态分配选择触发器激励方程、输出方程逻辑电路图8-1其主要步骤有：1．确定状态转移图或状态转移表根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。
2．状态化简将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。
3．状态分配这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。
状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。
4．选择触发器通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。
选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。
5．排除孤立状态理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。
经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。
同步时序电路设计演示文稿
等效状态的传递性：若（S1，S2）、（S2，S3），则（S1，S3）。记作： （S1，S2 ），（S2，S3）→（S1，S2，S3）
等效类：彼此等效的状态集合。 最大等效类：不包含在其它等效类中的等效类或状态。
定的，那么这个输入序列对状态S是有效的。而所有的有
效输入序列，意味着有效输入序列的长度和结构是任意 的。
第14页，共44页。
不完全确定状态表的化简过程分为作隐含表寻找相容对、作状态合 并图找最大相容类和作出最小化状态表3个步骤。
状态合并图：将不完全确定状态表的状态以“点”的形式均匀地绘在圆周上，然后把所有 相容对都用线段连接起来而得到的图。因此，所有点之间都有连线的多边形就构成一 个最大相容类。
原始状态图的画法举例
例1、某序列检测器由一个输入端X和一个输出端Z。输 入端X输入一串随机的二进制代码，当输入序列中出现 011时，输出Z产生一个1输出，平时Z输出0。试做出该 序列检测器的原始状态图。（mealy型实现）
演示
例2、某同步时序电路用于检测串行输入的8421码，其 输入的顺序是先低位后高位，当出现非法数字时，电路 的输出为1。试做出该时序电路的mealy模型状态图。
第11页，共44页。
例4 观察法化简下列状态表
例3 隐含表法化简下列状态表
隐含表：直角三角形网格。网格数为总状态数减1； 横向从左到右依次标注1~n-1个状态名，纵向从上 到下依次标注2~n个状态名。
第12页，共44页。
解：1）作隐含表。 2）顺序比较，寻找等效状态对。
比较结果有状态对等效、不等效、不能确定三种。等效时在相应方格填“∨” ；不等效 时在相应方格填“╳”，不能确定时，将次态对填入相应方格
6.2 同步时序电路设计
4、用文字描述时序逻辑电路的逻辑功能。
实际应用中上述步骤可根据具体情况取舍。
26
根据特性方程和输出方程列状态表时，先分别列出现态和X的 所有组合，再按列为单位填写。
例：
Z Q1nQ0n
Q n1 1
X
Q0n
Q1n
Q n1 0
Q0n
Q1n+1 Q0n+1/Z Q1n Q0n
00 01 10 11
16
（4）选定触发器类型
选用集成双JK边沿触发器HC76，状态转换图（ P194 ）：
J= ，K=1
J= K=0 1
J= 0 0 K=
J=1，K=
（5）写驱动方程和输出方程
先根据状态表和JK触发器的状态转换图列出各触发器的驱动信 号和电路输出信号的真值表。
17
Q1n +1Q0n+1/Z X Q1n Q0n
0/0
00
01
1/0
0/1
1/0
1/0
0/0
1/1
11
10
28
0/0
画时序图时，应根据状态图 以及CP、X的波形和所选触 发器的动作特点（上升沿或 下降沿）画出。
CP X Q0 0 1 0 1 0 Q1 0 0 1 1 0 Z00010
0/0
00
01
1/0
0/1
1/0 1/0
0/0
1/1
11
10
0/0
S0
S1
0/0
1/0
S3
S2
11
再假设电路处于状态Ｓ２。
当输入Ｘ＝０时，则输出Ｚ＝１，且电路应转到Ｓ３状态，表示已 连续收到了１１０。
当Ｘ＝１，输出Ｚ仍为０，但电路应保持Ｓ２状态不变（因为如果 下一个输入为０时，仍将输出Ｚ＝１，且电路应转到Ｓ３状态）。
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《数字逻辑电路分析与设计》课外设计制作题
用“一对一”法设计同步时序电路
同步时序逻辑电路的设计，就是根据逻辑问题的具体要求，结合同步时序逻辑电路的特点，设计出能够实现该逻辑功能的最简同步时序电路。
本项目即紧密结合课堂教学内容，又可以充分发挥同学的自主设计的兴趣。
请参照设计要求，完整地完成设计项目，并完成书面报告。
设计要求
（1）设计一个能实现下图所示状态转换图的同步时序电路。
要求用一个控制按键进行控制，按下按键，电路处于初始状态，然后在时钟脉冲作用下按状态图工作。
试用D触发器并辅以适当的门电路实现之。
（2）要求用“一对一”法设计该电路。
“一对一”法的设计步骤如下图所示。
要求对图中各个步骤进行详细分析，并自行设计控制按键电路和时钟脉冲产生电路。
（3）电池供电。
评分依据
(1)按照功能要求，自行设计出实现本状态转换图的电路，并自行设计控制
按键和时钟脉冲产生电路。
(2)设计简洁；功能完整；安装整洁；
(3)使用安全；测试方便。
(4)优先选用本教材所涉及的集成电路。
(5)团队分工合作情况。
实验室提供材料
(1)标准“洞洞板”一块。
(2)74AC175两片，74AC00一片，74AC10三片，74AC27一片，74AC04一
片
(3)常用按键、电阻、电容、导线等。