3-8译码器的设计实验报告
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EDA实验报告书
设计思路1、根据74138的功能，当S0=1，S1=0，S2=0时译码器处于工作状态。
否则译码器被禁止，所有输出端被封锁在高电平。
由真值表画出卡诺图，再写出对应表达式，再画出电路。
2、使用VHDL语言时，应注意头文件以及各种输入的格式，使用IF语句，CASE语句设计电路，最后再用END语句结束程序。
设
计原理图及源程序LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SA IS
PORT(
D:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
S0,S1,S2:IN STD_LOGIC;
Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END ;
ARCHITECTURE XIANI OF SA IS
BEGIN
PROCESS(D,S0,S1,S2)
BEGIN
IF (S0='0')THEN Y<="11111111";
ELSIF(S0='1' AND S1='0' AND S2='0')THEN
IF (D(2)='0' AND D(1)='0' AND D(0)='0')THEN Y<="01111111";
ELSIF (D(2)='0' AND D(1)='0' AND D(0)='1')THEN Y<="10111111";
ELSIF (D(2)='0' AND D(1)='1' AND D(0)='0')THEN Y<="11011111";
ELSIF (D(2)='0' AND D(1)='1' AND D(0)='1')THEN Y<="11101111";
ELSIF (D(2)='1' AND D(1)='0' AND D(0)='0')THEN Y<="11110111";
ELSIF (D(2)='1' AND D(1)='0' AND D(0)='1')THEN Y<="11111011";
ELSIF (D(2)='1' AND D(1)='1' AND D(0)='0')THEN Y<="11111101";
ELSIF (D(2)='1' AND D(1)='1' AND D(0)='1')THEN Y<="11111110";
ELSE Y<="ZZZZZZZZ";
END IF;
ELSE Y<="ZZZZZZZZ";
END IF;
END PROCESS;
END;
仿
真
波
形
图
实
验
结
果。