集成电路版图实习报告

青 岛 科 技 大 学 本 科 毕 业 实 习 （报 告）

实习地点：__________________________________ 实习名称：__________________________________

指导教师__________________________ 学生姓名__________________________ 学生学号__________________________

_______________________________院（部）____________________________专业________________班

___2011___年 ___月 _19_日

0708040207 信息学院 集成电路设计与集成系统 072 3 青软实训

集成电路版图设计

尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。它的优点是版图设计独立于工艺和实际尺寸。2、以微米为单位也叫做“自由格式”：每个尺寸之间没有必然的比例关系，以提高每一尺寸的合理度。目前一般双极集成电路的研制和生产，通常采用这类设计规则。在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。

在本次实习中，使用的设计过则是Winbond的HiCMOS 0.5um 3.3V LOGIC DESIGN RULES, 其process route 为C054FI.。

3、集成电路版图设计工具

著名的提供IC 版图设计工具的公司有Cadence、、Synopsys、Magma、Mentor。Synopsys 的优势在于其逻辑综合工具，而Cadence和Mentor则能够在设计的各个层次提供全套的开发工具。在晶体管级和基本门级提供图形输入工具的有Cadence的composer、Viewlogic公司的viewdraw。专用的IC综合工具有synopysys的design compiler和Behavia的compiler，Synopsys的synplify ASIC，Cadence的synergy。随着IC集成度的日益提高，线宽的日益缩小，晶体管的模型日益复杂，电路仿真变得更加重要，Spice是著名的模拟电路仿真工具。此外，还有一些IC版图工具，如自动布局布线（Auto plane & route）工具、版图输入工具、物理验证工具（Physical validate）和参数提取（LVS）工具。一些公司如Advantage、Dsp builder、Sopc builder、System generator等还推出了一些开发套件和专用的开发工具。在本次集成电路版图设计实习中，使用的版图设计工具是Cadence的virtuoso工具和calibre （版图验证）工具、lvs工具等。另外tanner的版图工具也是业界比较常用的。

三、集成电路版图设计的实习内容

1、反相器版图设计

(1) 反相器的工作原理：

CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。通常P沟道MOS管作为负载管，N沟道MOS管作为输入管。两个MOS管的开启电压V GS(th)P<0，V GS(th)N >0，通常为了保证正常工作，要求V DD>|V GS(th)P|+V GS(th)N。若输入I为低电平(如0V)，则负载管PMOS导通，输入管NMOS截止，输出电压接近V DD；若输入I为高电平(如V DD)，则输入管NMOS导通，负载管PMOS截止，输出电压接近0V。

CMOS反相器的电路原理图 CMOS反相器的版图

(2)反相器版图设计过程

做过孔ac：按下快捷键人r，画一个0.5*0.5的矩形，其属性为cont；用鼠标左键选中该矩形，按快捷键c，单击一下鼠标左键，按快捷键ctrl+e，在弹出的对话框中填入0.2，按OK按钮，按快捷键q，选择其属性为mtl；选中矩形，复制，设其增量为0.25，属性为thin。至此，ac过孔完成。

做衬底过孔pc：先做一个ac，选中thin层，复制，设其增量为0.4，属性为nplus或pplus。

做PMOS:选中一个ac，按快捷键ctrl+q，将其增长为4个，然后再ac上覆盖金属；按快捷键e，画一个宽度为4的水平path，属性为thin，再画一个宽度为0.5的垂直path，属性为poly1，将增长的ac按版图所示，放入其中，ac的边沿thin与poly1的间距为0.15。

做NMOS的过程和PMOS类似。

将PMOS和NMOS的poly连接起来，一边的ac用金属连接作为输出，另一边的ac用金属分别连到电源和地上，然后再电源和地上打上pc。一个简单的CMOS就完成了，接下来就是进行DRC和LVS验证。

最后进行反相器面积的测量，其面积为14.1*3.7。

2、锁存器版图设计

这是一个由CMOS传输门组成的带有置数端的电平触发D触发器。如下图所示，当C=1 时，传输门TG1导通，

锁存器的端口：

S:置数端，高电平有效，当s=1时，锁存器被置成1，即Q=1;

E:使能端，高电平有效，当E=1时，电路正常工作，将数据D输入到锁存器中，当E=0时，电路起保存数据的功能，数据不再变化。

D:数据输入端。

锁存器的工作原理：

如下图所示，当C=1 时，传输门TG1导通，TG2截止，Q=D，而且，在C=1的全部时间里，Q端的状态始终跟随D端的状态而改变，在C=0时，TG1截止，TG2导通，由于反相器输入电容的存储效益，短时间里，NO2C输入端仍然保持为TG1截止以前的瞬间状态，而且这时NO2C、INV1C和传输门TG2形成了状态自锁的闭合回路，所以Q和QB的状态被保存下来。

锁存器电路原理图