集成电路版图设计
第14章集成电路版图设计资料
8/8/2019
共85页
34
MOS dummy
• 在MOS两侧增加dummy poly。
• 添加dummy管，可以提 供更好的环境一致性。
8/8/2019
共85页
35
RES dummy
• 类似于MOS dummy方法增加dummy，有时会在四 周都加上。
8/8/2019
共85页
36
CAP dummy
共85页
4
• 第二张mask定义为active mask。 有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。
8/8/2019
共85页
5
• 第三张mask为poly mask： 包含了多晶硅栅以及需要腐蚀成的形状。
8/8/2019
共85页
6
• 第四张mask定义为n＋mask， 用来定义需要注入n＋的区域。
• 不同的工艺线和工艺流程，电学参数有所不同。
• 描述内容：晶体管模型参数、各层薄层电阻、层与层间的 电容等。
• 几何设计规则是图形编辑的依据，电学设计规则是分析计 算的依据。
8/8/2019
• 完成一个反相器的版图设计
8/8/2019
8/8/2019
8/8/2019
8/8/2019
8/8/2019
8/8/2019
共85页
37
Interconnect
• 关键走线与左右或上下走线的屏蔽采用相同层或 中间层连接VSS来处理。
• 也可增大两者间的间距来减少耦合。
8/8/2019
共85页
38
Guard Ring的设计
8/8/2019
共85页
39
深阱guard ring
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
集成电路版图设计(适合微电子专业)
集 成 电 路 的 功 能
层 次
集 成 电 路 的 逻 辑 和 电 路 组 成 集成电路掩膜版的几何特性 和物理特性的具体实现
多路转换开关 (MUX--Multiplexer ) 算术/逻辑单元 (ALU– Arithmetic Logic Unit 中央处理器 (CPU– Central Processing Unit) 寄存器传输级 （ RTL—register transfer level ）
17
典型的IC设计流程
A. 总体设计流程 行为描述
将行为级描述（HDL）转 换成寄存器传输级（RTL）的 结构描述 • 将逻辑级的行为描述
（状态转移图、布尔方程、真值表、 转换成逻辑级的结构描述（逻辑门 的网表）； • 逻辑优化 • 逻辑仿真，采用硬件仿真（PLD、FPGA） • 测试综合（提供自动测试图性生成，可消 除设计中的冗余逻辑，诊断设计中的 不可测逻辑结构）
1. 什么是版图？
根据逻辑与电路功能和性能要求以
及工艺水平要求来设计光刻用的掩 膜版图，实现IC设计的最终输出。 版图是一组相互套合的图形，各层 版图相应于不同的工艺步骤，每一 层版图用不同的图案来表示。 版 图与所采用的制备工艺紧密相关。
4
2. 版图设计过程 由底向上过程 主要是布局布线过程
软件支持：成熟的CAD工具用于版图编辑、人
机交互式布局布线、自动布局布线以及版图检查 和验证
20
版图设计过程
大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor planning) 工具 布局布线（place & route）工具 布图规划：在一定约束条件下对设计进行物理划分，并
19
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
集成电路版图设计师职业标准
集成电路版图设计师职业标准（试行）一.、职业概况1.1职业名称集成电路版图设计师1.2职业定义通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。
1.3职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。
1.4职业环境条件室内、常温1.5职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。
具有很强的学习能力。
1.6基本文化程度理工科高等专科学历。
1.7培训要求1.7.1培训期限全日制职业学校教育：根据其培养目标和教学计划确定。
晋级培训期限：版图设计员不少于240标准学时；助理版图设计师不少于240标准学时；版图设计师不少于200标准学时；高级版图设计师不少于180标准学时。
1.8鉴定要求1.8.1适用对象从事或准备从事集成电路版图设计的人员。
1.8.2申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规定”1.8.3鉴定方式分为理论知识考试和技能操作考核。
技能操作考核采用上机实际操作方式，由3－5名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。
两项鉴定均采用100分制，皆达60分及以上者为合格。
1.8.4考评人员与考生理论知识考试：平均15名考生配一名考评员。
技能操作考核：平均5－8名考生配1名考评员。
1.8.5鉴定时间理论知识考试：设计员、助理设计师90分钟，设计师、高级设计师120分钟。
技能操作考核：设计员、助理设计师90分钟，设计师、高级设计师120分钟。
1.8.6鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA设计平台和网络教学系统等设备和软件，不少于20个考位。
二、基本要求三、工作要求本标准对版图设计员（四级）、助理版图设计师（三级）、版图设计师（二级）和高级版图设计师（一级）的工作内容和职业能力要求依次递进，高级别覆盖低级别。
集成电路版图设计(反向提取与正向设计)
集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
2. 设计一个CMOS结构的二选一选择器。
（1）根据二选一选择器功能，分析其逻辑关系。
（2）根据其逻辑关系，构建CMOS结构的电路图。
（3）利用EDA工具画出其相应版图。
（4）利用几何设计规则文件进行在线DRC验证并修改版图。
三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。
其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。
直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。
其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。
CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。
2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。
二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。
集成电路版图设计
《集成电路版图设计》课内实验学院：信息学院专业班级：学号：学生姓名：指导教师：模拟集成电路版图设计集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个不可少的重要环节。
通过集成电路的版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原于基于硅材料的立体结构。
因此，版图设计是一个上承的电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。
但是，集成电路版图设计是一个令设计者感到困惑的一个环节，我们常常感到版图设计似乎没有什么规矩，设计的经验性往往掩盖了设计的科学性，即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。
在此，集成电路版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性，空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日异月新的集成电路发展密切关注和探索。
一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。
在版图的设计和学习中，我们一直会面临匹配技术降低寄生参数技术熟悉电路作用（功能，频率）电流密度的计算（大电流和小电流的电流路径以及电流流向）等这些基本，它们也是最重要的问题。
版图的设计，从半导体制造工艺，到最后的后模拟过程都是非常关键的，里面所涉及的规则有1500——2000条，一些基本问题的解决方法和设计的调理化都将在下面提及。
模拟集成电路版图设计流程：阅读研究报告理解电路原理图了解电路的作用熟悉电流路径晶大小知道匹配器件明白电路中寄生，匹配，噪声的产生及解决方案对版图模块进行平面布局对整个版图进行平面布局熟练运用cadence软件进行版图绘制Esd的保护设计进行drc与lvs检查整理整个过程中的信息时刻做记录注意在设计过程中的交流集成电路制造工艺双极工艺：Cmos（p阱）工艺：版图设计经验总结：1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
第14章集成电路版图设计
度
0
件尺寸
1.2 N阱最小间 10. 防止不同电位阱间
距
0
干扰
1.3 N阱内N阱 2.0 保证N阱四周的场
覆盖P+
注N区环的尺寸
1.4 N阱到N阱 8.0 外N+距离
减少闩锁效应
P+、N+有源区设计规则
编 描 述 尺寸
目的与作用
号
2.1 P+、N+有 3.5 保证器件尺寸，
源区宽度
减少窄沟道效应
2.2 P+、N+有 3.5 减少寄生效应
生成时钟树文件
2020/1/13
调试的方法
• insert and delete buffers
• upsize and downsize cells
• change cell position
2020/1/13
布线
2020/1/13
基本布线方式
2020/1/13
布时钟
2020/1/13
生成SDF文件
2020/1/13
2020/1/13
DRC 文件
2020/1/13
共85页
7
• 第五张mask是p＋mask。 p＋在Nwell中用来定义PMOS管。
2020/1/13
共85页
8
• 第六张mask就是定义接触孔。 腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
2020/1/13
共85页
9
• 第七张mask就是金属1（metal1）。 需要选择性刻蚀出电路所需要的连接关系。
2020/1/13
2020/1/13
2020/1/13
《集成电路版图设计》课件
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
版图设计复习资料3.0
复习课笔记1：什么是集成电路版图设计（概念）（6分）所谓集成电路版图设计是根据逻辑与电路功能和性能要求以及工艺水平要求来设计芯片制造时光刻工序用的掩膜版图，实现IC设计的最终输出。
其中版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。
2：晶体管的发明：1947年，贝尔实验室，肖特莱。
中国在80年代，集成电路才开始起步。
3：集成电路工艺指标：（1）：特征尺寸，指工厂可以加工的晶体管的最小尺寸（栅宽）。
（2）：集成度（期末相关），小规模（SLSI），中规模（MSI），大规模（LSI），超大规模（VLSI），特大规模（ULSI）,巨大规模（GSI）4：晶圆尺寸：8寸（200）；12寸（300mm）。
5:摩尔定律：当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。
（IC的集成度每18个月翻一番）。
6：集成电路分类：（1）按功能来分：以门电路为基础的数字逻辑电路以放大器为基础的线性电路（2）按晶体管分：MOS场效应晶体管TTL双极型集成电路7：PN结具有单向导电性。
8：MOS靠电压导电。
9：光刻工艺过程：（划重点，要考）光刻工艺流程：清洁处理、涂胶、前烘、曝光及显影、坚膜、腐蚀、去胶。
10:栅极PMOS高电平导通是错的。
11：Fab：？？？Fabless（无晶圆厂）：只专注于芯片设计的IC设计公司。
Foundry（晶圆厂）：专门负责生产制造芯片的厂家。
IDM：指从设计,制造,封装测试到销售自有品牌IC都一手包办的半导体垂直整合型公司。
12：国内开发EDA的公司：华大九天。
13：LSW：AV——All Visible：下方的所有图层在编辑区域都可见；NV——Not Visible：下方的所有图层在编辑区域都不可见；AS——All Selectable：下方所有的图层在编辑区中都可以被选择；NS——Not Selectable：下方所有的图层在编辑区中都不可以被选择。
版图设计
集成电路版图设计什么是集成电路版图设计？所谓的集成电路版图设计是根据逻辑与电路功能和性能要求以及工业水平要求来设计芯片制造时光刻用的掩模版图，实现IC设计的最终输出其中版图是一组相互套合的图形，各层版图表示不同的工艺步骤，每层版图用不同的图案表示。
DRS和LVS开始前需要做哪些准备？DRC开始前需要准备好版图文件和DRC规则文件，LVS开始前需要准备好版图文件、电路图文件和runset文件为什么需要进行版图数据处理？在形成整体的版图并通过DRC、LVS的验证后，版图设计过程就完成了，但这个时候的版图GDS数据还不能拿去制作掩模版，还需要对GDS数据进行处理。
该版图GDS数据中的层次跟最终模板的层次并不是完全一致的，该版图GDS 数据还需要进行工艺涨缩处理，以满足掩模版制作需求。
集成电路设计流程：功能要求、电路设计、电路仿真、版图设计、版图验证、后仿及优化。
光刻工艺流程：底膜处理、涂胶、前烘、曝光、显影、坚膜、显影检测、刻蚀、去胶、最终检验。
工艺要求：特征尺寸、集成度、晶圆尺寸工艺文件夹包含：技术文件、显示文件DRC步骤：建立DRC运行目录、修改规则文件、导出gds2文件、编译规则文件、执行DRC检查、DRC结构分析狗骨电阻的优点：能够控制电流走向，使电阻误差减小。
集成电路发展的趋势是什么？制程工艺越来越精细、集成度越来越高、电路功能越来越强大、越来越趋向于智能化集成电路中的电阻分为哪几种？有扩散电阻、多晶硅电阻、阱电阻简述为什么尽可能多地设计阱接触？能大大减小寄生电阻的阻值，有效抑制闩锁。
在绘制PMOS版图时，为什么在接触区域进行SN注入？SN注入降低了接触电阻，接触孔容易刻蚀，形成欧姆接触。
简述什么是闩锁效应？闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。
什么是保护环，保护环的主要作用？能抑制闩锁效应的设计方式就是保护环作用: 1.阻碍少子保护环 2.载流子注入类型为少子 3.保护类型为少子 4.电位保持PN结反偏 5.起分流作用。
集成电路的版图设计
27
2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。适用于有经 验的设计师以及力求挖掘工艺潜能的场合。目 前一般的MOS IC研制和生产中，基本上采用这 类规则。其中每个被规定的尺寸之间没有必然 的比例关系。显然，在这种方法所规定的规则 中，对于一个设计级别，就要有一整套数字， 因而显得烦琐。但由于各尺寸可相对独立地选 择，所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
14
15
p.333
16
17
18
19
20
21
22
MK1
23
24
25
26
3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上， 因此， 铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠， 否则将产生寄生电容或寄生晶体管。
Al Poly
diff
2
3
4
⑫ 接触孔： 孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝 条本身也要引入串连电阻，因此也需计算铝 条引入的串联电阻对线路的影响。铝条不能 相交，在不可避免的交叉线时，可让一条或 几条铝条通过多发射极管的发射极区间距或 发射区与基区间距，也可从电阻上穿过，但 不应跨过三次氧化层。 必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对 电路特性的影响。一般不允许“磷桥”加在 地线上。但是在设计IC时应尽可能避免使用 扩散条穿接方式，因为扩散条不仅带来附加 电阻和寄生电容，同时还占据一定面积。 46
集成电路常用器件版图
5.2 电阻常见版图画法
5.2 电阻常见版图画法
5.2 电阻常见版图画法
5.2 电阻常见版图画法
02
图7.18的实现方式。
01
对于无法使用串、并联关系来构建的电阻，可以在单元电阻内部取阻
02
匹配电阻的宽度要相同，且要足够宽。
首选多晶硅电阻。
对于既有精度要求，又有匹配要求的电阻，可以将这两个电阻交互排列放置。图7.16
在需要匹配的器件两侧或周围增加虚设器件，防止边上的器件被过多的可是，引起不匹配。
5.2 电阻常见版图画法
高精度电阻版图设计方法之二：电阻单元的复用
01
与MOS管类似，电阻也最好使用某一单元进行利用，通常选取一段宽度长度合适，受工艺影响、温度影响总体性能较优的一段电阻作为通用电阻，然后通过串联、并联，获得其他阻值的电阻。图7.17
希望通过这样的输入电路，使集成电路内部得到一个稳定、有效的信号，阻止外部干扰信号进入内部逻辑。
1
2
输入单元
输出单元
输出单元的主要任务是提供一定的驱动能力，防止内部逻辑过负荷而损坏。另一方面，输出单元还承担了一定的逻辑功能，单元具有一定的可操作性。与输入电路相比，输出单元的电路形式比较多。
（1）反相输出 I/O PAD
匹配器件共中心性：又称为四方交叉
在运算放大器的输入差分对中，两管的宽长比都比较大。
2
采用四方交叉的布局方法，使两个管子在X轴上产生的工艺梯度影响和Y轴上的工艺梯度影响都会相互抵消。
3
将M1和M2分别分成两个宽度为原来宽度一半的MOS管，沿对角线放置后并联。
4
5.1 MOS器件常见版图画法
MOS器件常见版图画法
I/0 PAD 输入输出单元（补充）
集成电路版图设计
集成电路版图设计
集成电路版图设计是指将电子元器件（如晶体管、电阻、电容等）根据电路图的要求进行布局和连线的过程，实现电路功能并将其制作成一张版图以供电路的制造和生产。
集成电路版图设计主要包括以下几个步骤：
1. 电路分析：根据电路的功能及要求，进行电路分析，确定电路的基本结构和模块。
2. 元件选择：根据电路的功能和性能要求，选择合适的元件进行布局。
不同的元件具有不同的特性，如低噪声、快速开关、高频率等，需根据实际要求进行选择。
3. 布局设计：根据电路的结构和模块，将元件进行合理的布局。
布局的目的是使得电路平衡，减少干扰和噪声，并提高电路的稳定性和可靠性。
4. 连线设计：根据电路的功能要求，将各个元件进行连线，形成完整的电路。
连线的设计需要合理安排电路信号的传输路径，避免信号干扰和交叉干扰。
5. 优化设计：对布局和连线进行优化，以提高电路的性能。
例如，优化连线的长度和宽度，减少信号延迟和功耗。
6. 输出版图：将优化后的电路设计转化成计算机可识别的格式，并输出成版图文件。
版图文件可以用于电路的制造和生产。
集成电路版图设计的目的是在满足电路功能要求的前提下，使电路布局和连线达到最佳性能。
对于大规模集成电路（VLSI）设计，还需要考虑功耗、热量和信号完整性等因素，以实现高集成度和高性能的电路设计。
随着技术的不断发展，集成电路版图设计也在不断演进，从传统的手工设计发展到计算机辅助设计（CAD）和自动化设计（EDA），大大提高了设计效率和准确性。
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
集成电路工艺和版图设计参考
0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
22
文档仅供参考，如有不当之处，请联系改正。
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
12/9/2023
CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
18
文档仅供参考，如有不当之处，请联系改正。
MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
15
文档仅供参考，如有不当之处，请联系改正。
Here we are looking at the Incoming material disposition racks
(完整版)1-1集成电路版图设计概述
二、按集成度分类
集成度：每块集成电路芯片中包含的元器件数目
类别
数字集成电路
模拟集成电路
MOS IC
双极IC
SSI
<102
<100
<30
MSI
102103
100500
30100
LSI
103105
5002000
100300
VLSI
105107
>2000
>300
ULSI
107109
GSI
❖ 专用集成电路 根据某种电子设备中特定的技术要求而专门设计的集成 电路简称ASIC，其特点是集成度较高功能较多，功耗较 小，封装形式多样。玩具狗芯片； 通信卫星芯片；计算 机工作站CPU中存储器与微处理器间的接口芯片
第一章 集成电路设计概述
1.3 无生产线集成电路设计技术 Fabless IC Design Technique
IDM与Fabless集成电路实现
• 集成电路发展的前三十年中，设计、制造和封装都 是集中在半导体生产厂家内进行的，称之为一体化 制造 (IDM，Integrated Device Manufacture)的集 成电路实现模式。
• 近十年以来，电路设计、工艺制造和封装开始分立 运行，这为发展无生产线（Fabless）集成电路设计 提供了条件，为微电子领域发展知识经济提供了条 件。
第一章 集成电路设计概述
1.1 集成电路（IC）的发展
芯片，现代社会的基石
内存条
PDA：掌上电脑
手机
数码相机
主板
计算机
集成电路
Integrated Circuit ，缩写IC IC是通过一系列特定的加工工艺，将晶体管 、二极管等有源器件和电阻、电容、电感等无源 器件，按照一定的电路互连，“集成”在一块半 导体晶片（如硅或砷化镓）上，封装在一个外壳 内，执行特定电路或系统功能的一种器件。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
(3) 最小交叠(min Overlap)
交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap) b)一几何图形外边界到另一图形的内边界长度(extension)YLeabharlann X(a)(b)
(4) 设计规则举例
图1 多晶硅层相关设计规则的图形关系
12
3 图元
电路所涉及的每一种元件都是由一套掩模决定的几何形状 和一系列物理、化学和机械处理过程的一个有机组合。 仅根据设计规则来设计版图，难以入手。 对版图设计者来讲，工艺能够制造的有源和无源元件的版 图应该作为工艺元件库事先从工艺厂家得到。 必要时，设计者需要自己建立相应的元件库。 以下给出根据MOSIS提供的TSMC 0.35m CMOS工艺文件
设计的几种关键元件，图中几何尺寸的单位都是lambda，
对于0.35μm工艺，λ=0.2m。
(1) NMOS与PMOS
多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active)共同 形成N型有源区（ NMOS ）， P+扩散和有源区共同形成P型有源 区 （ PMOS ） 。有源区分别在栅极两侧构成源区(S)和漏区(D)。 源区和漏区又分别通过接触孔(Contact)与第一层金属(Metal1)连 接构成源极和漏极。 MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和 栅指数(gates)。 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小 值为2 lambda=0.4μm。 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。 栅指数(gates)指栅极的个数。
(a) (b) (c)
Metal2 Poly Via1
(a)多晶硅和第一层金属 (b) 第一和第二层金属 (c) 第二和第三层金属连接的俯视图
(5) 焊盘(Pad)
电路的输入和输出需要通过适当的导体结构（焊盘）来 实现与外部电路的连接，它同时用于电路的在芯片测试。焊 盘的尺寸通常远大于电路中其它的元器件，焊盘的尺寸是固 定的。 Metal3
其中，area是两导电层重叠区域的面积，Carea[fF/m2]是单位有效 面积的电容量, perimeter 是两导电层重叠区域的周长， Cfringe[fF/m]是单位长度电容量。电容的可变参数为：两导电层重 叠区域一边的长度(y[λ])、电容值(Ctotal[F])。
(4) 互连(Interconnect)
版图设计
1 工艺流程定义
2 版图几何设计规则
3 图元
4 电学设计规则
5 布线规则 6 版图设计 7 版图检查 8 版图数据提交
6
1 工艺流程定义
设计规则是以晶圆厂实际制造过程为基准，经过实际验证过 的一整套参数，是进行版图设计必须遵守的规则，版图设计是否 符合设计规则是流片是否成功的一个关键。每一家公司的Design Rules并不相同，同一公司不同Process其Design Rules也会不相同， 即使是同一公司同一Process，其Design Rules也会Upgrade。 以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例，接 下来会给出从工艺文件出发到设计出版图的途径。 TSMC的0.35μm CMOS工艺是MOSIS 1998年以来提供服务的 深亚微米工艺，以下简要介绍利用该工艺的技术文件进行芯片设 计的流程。
规则，这些规则是集成电路制造厂家根据自己的工艺特点而制 定的。不同的工艺，有不同的设计规则。
设计者只有得到了厂家提供的规则以后，才能开始设计。
版图在设计的过程中要进行定期的检查，避免错误的积累而导 致难以修改。
很多集成电路的设计软件都有设计版图的功能，Cadence 的
Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。
和固定的微米规则（最小尺寸用具体微米数值给出）
(1) 最小宽度(minWidth)
最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查 时，对于宽度低于规则中指定的最小宽度的几何图形， 计算机将给出错误提示。
(2) 最小间距(minSep)
间距指各几何图形外边界之间的距离
集成电路版图设计
2012301768 2012301767 赵楠 苟源
2015.09.17.
版图设计概述
版图(Layout)是集成电路设计者将设计并模
拟优化后的电路转化成的一系列几何图形，包含
了集成电路尺寸大小、各层拓扑定义等有关器件
的所有物理信息。
版图设计概述
集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的
7 版图验证
1. 2. 3. 4. 设计规则检查DRC 电路提取 电气规则检查ERC 版图与电路图对照LVS
23
8 版图数据提交
经过版图检查完全无错 将版图数据转换成GDS-II格式的码流数据 按照Foundry的要求或MPW要求，通过网络 传送GDS-II文件（一般为FTP）
参考文献
(2) 电阻(Resistor)
设计者在Cadence环境下CMOS工艺可用的电阻有 多晶硅电阻、有源层电阻和阱区电阻。
三种电阻的计算公式均为： l 2* X d 2 R * Rsh * Rcon
w w
n
其中，Rsh为方块电阻值，l 和w 分别是体电阻的 长与宽，Rcon是单个接触区形成的电阻值，n是接触孔 数. 电阻的可变参数：电阻宽度(width)、电阻值(R)。
史密斯（美），专用集成电路，北京电子工业出 版社，2007 孙肖子，专用集成电路设计基础，西安电子科技 大学出版社 王永刚，集成电路的发展趋势和关键技术，电子 元器件应用， 2009
版图设计流程
设计规则检查DRC Design Rule Check
电气规则检查ERC Electrical Rule Check
版图与线路图比较程序 Layout Versus Schematic（LVS） 版图寄生参数提取LPE Layout Parameter Extraction 寄生电阻提取PRE Parasitic Resistance Extraction
在TSMC_0.35m的集成电路工艺流程中，不同导电层之间由绝 缘介质隔离。导电层之间的相互连接需要通过打孔实现。 有源层、多晶硅(Poly)和第二层多晶硅(Electrode)都通过接触孔 (Contact) 与第一层金属(Metal1) 连接。
Metal1 Metal3 Contact Via2
选择工艺流程需要考虑的因素
1. 工艺参数：如每一层的厚度，深度…等。 2. 工艺流程：如每一步骤所需的时间。 3. 设计指导 (Design guide)：如告诉你如何加contact，如何用 library，如何用避免Latch Up…等。 4. SPICE Parameters：SPICE的参数。一般还有分是那一种 SPICE的参数。这些参数大致分为 基本 (Typical)；最快 (Fast) 及最慢 (Slow)。 5. Package：可用的包装及Pin Count。 6. Area：每一个Die的最大容许面积。 7. Testing：测试方法。 8. 其它：如温度系数，片电阻 (Sheet resistance) 系数，Tape out的流程等。
限幅放大器的系统框图
3) 元件布局与布线 利用版图编辑工具设计版图的基本步骤 1) 运行版图编辑工具，建立版图文件； 2) 在画图窗口内根据几何参数值调元器件和子单元的版图； 3) 在不同的层内进行元器件和子单元之间的连接； 4) 调用DRC程序进行设计规则检查，修改错误； 5) 调用电路提取程序提取版图对应的元件参数和电路拓扑； 6) 与分析阶段建立的电路图文件结合进行版图与电路图对照分析，即LVS （Layout-vs-Schemetic）。 7) 存储版图文件，供今后修改和重用。
glass
500
焊盘俯视图
30
4 电学设计规则
电学设计规则给出的是将具体的工艺参数及其结果抽象出的电 学参数，是电路与系统设计、模拟的依据。
几何设计规则是图形编辑的依据。
电学设计规则是分析计算的依据。 几何设计规则是设计系统生成版图和检查版图错误的依据。 电学设计规则是设计系统预测电路性能（仿真）的依据。
2 版图几何设计规则
集成电路的制造必然受到工艺技术水平的限制，受到器件物理
参数的制约，为了保证器件正确工作和提高芯片的成品率，要 求设计者在版图设计时遵循一定的设计规则，这些设计规则直 接由流片厂家提供。
设计规则（design rule）是版图设计和工艺之间的接口。 设计规则主要包括各层的最小宽度、层与层之间的最小间距等 。 设计规则可以采用可缩放的-规则（最小尺寸用的倍数表示）
19
5 布线规则
电源线与地线：梳状走线、金属布线 长信号线避免平行走线 压点位置 根据电气特性要求选择布线层
20
6 版图设计
1) 版图设计环境 建立数据库通道，确定版图与工艺对应关系。 2) 芯片版图布局
布局图应尽可能与电路图一致
设计布局图的一个重要的任务是安排焊盘 集成电路必须是可测的
(3) 电容(Capacitance)
TSMC_0.35m工艺制作的电容是一种结构简单的MIM电容，该电 容由三层介质组成：
导电层作为下电极 绝缘层作为平板电容两电极间的介质 导电层作为上电极
电容计算公式
Ctotal fF Carea [fF/ m2 ] area[m2 ] C fringe[fF/ m] perimeter[m]