集成电路版图设计报告

集成电路幅员设计报告

一．设计目的：

1.通过本次试验，生疏 L-edit 软件的特点并把握使用 L-edit 软件的流程和设计方法；

2.了解集成电路工艺的制作流程、简洁集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路幅员设计的λ准则以及各个图层的含义和设计规章；

3.把握数字电路的根本单元 CMOS 的幅员，并利用 CMOS 的幅员设计简洁的门电路，然后对其进展根本的 DRC 检查；

4.把握F = A • (B + C) 的掩模板设计与绘制。

二．设计原理：

1、幅员设计的目标：

幅员〔layout〕是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。幅员设计是创立工程制图〔网表〕的准确的物理描述过程，即定义各工艺层图形的外形、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面：

① 满足电路功能、性能指标、质量要求；

② 尽可能节约面积，以提高集成度，降低本钱；

③ 尽可能缩短连线，以削减简单度，缩短延时，改善可能性。

2、幅员设计的内容：

①布局：安排各个晶体管、根本单元、简单单元在芯片上的位置。

②布线：设计走线，实现管间、门间、单元间的互连。

③尺寸确定：确定晶体管尺寸〔W、L〕、互连尺寸〔连线宽度〕以及晶体管与互连之间的相对尺寸等。

④幅员编辑〔Layout Editor 〕:规定各个工艺层上图形的外形、尺寸和位置。

⑤布局布线〔Place and route 〕：给出幅员的整体规划和各图形间的连接。

⑥幅员检查〔Layout Check 〕：设计规章检验〔DRC,Design Rule Check〕、电气规章检查〔ERC,Electrical Rule Check〕、幅员与电路图全都性检验〔LVS,Layout Versus Schematic 〕。

三．设计规章〔DesignRul e〕：

设计规章是设计人员与工艺人员之间的接口与“协议”，幅员设计必需无条件的听从的准则，可以极大地避开由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规章主要包括几何规章、电学规章以及走线规章。其中几何设计规章通常有两类：

① 微米准则：用微米表示幅员规章中诸如最小特征尺寸和最小允许间隔确实定尺寸。

② λ准则：用单一参数λ表示幅员规章，全部的几何尺寸都与λ成线性比例。

设计规章分类如下：

1.拓扑设计规章〔确定值〕：最小宽度、最小间距、最短露头、离周边最短距离。

2.λ设计规章〔相对值〕：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ〔λ由 IC 制造厂供给，与具体的工艺类型有关，m、n、l、h 为比例因子，与图形类形有关〕。

①宽度规章〔width rule 〕：宽度指封闭几何图形的内边之间的距离。

② 间距规章〔Separation rule〕：间距指各几何图形外边界之间的距离。

同一工艺层的间距(spacing) 不同工艺层的间距(separation)

③ 交叠规章〔Overlap rule〕

交叠有两种形式：

（1）一几何图形内边界到另一图形的内边界长度〔intersect〕

（2）一几何图形外边界到另一图形的内边界长度〔enclosure〕

Intersect enclosure

④ 由于物理构造直接打算晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理幅员的设计与整个电路的性能〔面积、速度、功耗〕关系亲热。另一方面，规律门周密的幅员设计需要花费很多的时间与精力。这在依据严格的限制对电路的面积和性能进展优化时是格外需要的。但是，对大多数数字VLSI 电路的设计来说，自动幅员生成是更好的选择〔如用标准单元库，计算机关心布局布线〕。为推断物理标准和限制，VLSI 设计人员对物理掩膜幅员工艺必需有很好的了解。由于物理构造直接打算晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理幅员的设计与整个电路的性能〔面积、速度、功耗〕关系亲热。CMOS 规律门掩膜幅员的设计是

一个不断反复的过程。首先是电路布局〔实现预期的规律功能〕和晶体管尺寸初始化〔实现期望的性能标准〕。绘制出一个简洁的电路幅员，在图上显示出晶体管位置、管间的局部互连和接触孔的位置。

⑤ MOSIS幅员设计规章〔步骤举例〕：

有了适宜的幅员构造后，就可以依据幅员设计规章利用幅员编辑工具绘出掩膜层。这个过程可能需要屡次反复以符合全部的设计规章，但根本布局不应有太大的转变。进展 DRC〔设计规章检查〕之后，就在完成的幅员上进展电路参数提取来打算实际的晶体管尺寸，更重要的是确定每个节点的寄生电容。提取步骤完成后，提取工具会自动生成一个具体的 SPICE 输入文件。在就可以使用提取的网表通过 SPICE 仿真确定电路的实际性能，假设仿真出的电路性能〔如瞬态响应时间或功耗〕与期望值不相符，就必需对幅员进展修改并重复上面的过程。幅员修改主要是对晶体管尺寸中的宽长比进展修改。这是由于管子的宽长比打算器件的跨导和寄生源极和漏极电容。为了减小寄生效应，设计者也必需考虑对电路构造进展局部甚至全部的修改。

⑥ 掩膜幅员设计流程图:

四．设计内容：

1、设计一个 CMOS 反相器：

要求：承受 N 阱工艺完成 CMOS 反相器幅员的设计。

解析：

① P型MOS 管必需放在 n 阱区。

②PMOS的有源区、n 阱和n＋区的最小重叠区打算 n 阱的最小尺寸。

③n＋有源区同 n 阱间的最小间距打算了 nMOS 管和pMOS 管的距离。

④ 通常，将nMOS 管和 pMOS 管的多晶硅栅极对准，这样可以由最小长度的多晶硅线条组成栅极连线。在一般幅员中要避开消灭长的多晶硅连接的缘由在于多晶硅线条过高的寄生电阻和寄生电容会导致明显的 RC 延时。

⑤ 掩膜幅员的最终一步是在金属中形成输出节点 VDD 和 GND 接触孔间的局部互连。

⑥ 掩膜幅员中的金属线尺寸通常由金属最小宽度和最小金属间距〔同一层上的两条相邻线间〕打算。

⑦ 为了得到适宜的偏置，n 阱区必需也有一个 VDD 接触孔。

每当有源区被 nSelect 包围时就形成 n+

每当有源区被 pSelect 包围时就形成 p+

每当多晶穿越 n+区时就形成 nFET

每当多晶穿越 p+区时就形成 pFET

假设无接触孔〔有源区接触、多晶接触、通孔〕，n+、p+、多晶硅、各层金属即使相互穿插，也不会形成电连接

2、设计F = A • (B + C) ：

设计规章：多晶硅最小宽度为2λ

解析：设计步骤大体和 COMS 反相器差不多，只是过比 CMOS 反相器简单，需留意各层之间的连接关系。