数电期中考试答案

西南交通大学2012－2013学年第(2)学期期中试卷

课程代码 3143250 课程名称 数字电子技术A 考试时间 120分钟

题号 一 二(1) 二(2) 二(3) 二(4) 二(5)

总成绩 得分

阅卷教师签字：

一、填空选择（共30分，除5，6，7，8外，每空2分）

1．(F8)16=（_11111000_）2=（0010 0100 1000）8421BCD

2．已知函数的对偶式为B A +BC D C +，则它的原函数表达式为()()A B C D B C +⋅++，其原函数的反函数表达式为()()()A B C D B C ++++or A B C D +++。

3．组合电路与时序电路的区别是 b 和 c 。

(a )无时钟信号 (b )无触发器 (c )无反馈 (d )无记忆 4. TTL 与非门的输入端在以下4种接法下，属于逻辑1（高电平）的接法是 b 。

（a ）接低于0.8V 的电源 （b ）通过10K Ω电阻接地 （c ）通过0.5K Ω电阻接地 （d ）接同类与非门的输出低电压

5. 带有使能端的2-4译码器构成的电路如下图，请写出输出H 的逻辑表达式。(4分)

图中，E 是译码器的使能端，高电平有效；A 1，A 0是译码地址输入，A 1是高位；Y 3~Y 0是译码输出，高电平有效。

答：B A B B A B B A B H ⋅+⋅+⋅=

6. 分析下图所示用8路数据选择器构成的电路，写出其逻辑表达式。（4分）

答：

+

++++

++=D C B A D C B A C B A D C B A D C B A C B A D C B A F __________________________

班 级 学 号 姓 名

密封装订线 密封装订线 密封装订线

7．判断函数

是否存在竞争冒险_ ___。（4分）

8. 假设一种WZ 触发器的特性表如下所示，写出其特性方程：Q n+1=n

n WZQ WZQ WZ ++

or

n

n ZQ WQ +

（4分）

二、分析与设计题

1．（10分）某组合电路有3个输入逻辑变量A 、B 、C -1和一个控制变量M 。当M=0时，A 、B 、C -1为全

加器输入变量，电路输出和信号S,进位信号C ；当M=1时，A 、B 、C -1为全减器输入变量，电路输出差信号S,借位信号C 。

(1)请列出真值表(5分) M A B C -1 S C 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1

1

1

1

1

1

W Z Q n+1 0 0 0 0 1 Q n 1 0 Q n 1 1

1

2. （

10分）可编程逻辑阵列PLA 电路如下图所示。

1）写出F 1 (A , B , C ) 的表达式；[5分] F 1 (A , B , C )=

2）直接在下图中需要连接处标“×”以实现函数F 2 (A , B , C ) = ∑ m (0,1, 2, 4, 6)。要求不允许增加器件并写出必要的实现过程。[5分]

2. 电路如图所示：（共20分）

1． 写出电路的驱动（激励）方程和输出方程；(6分) 2． 画电路的状态转换图，标明输入输出； （8分） 3． 说明电路实现的逻辑功能。 （6分） 1.驱动方程

000110110D Q EN Q EN

D Q EN Q Q EN Q Q EN

=+=++

输出方程 MAX=EN*Q 0*Q 1

B C A 0 1 F 2 F 1 (异或门)

4. (20分) 试用四位二进制加法器7483和门电路设计一个多功能处理器，可实现下表所示两个4位二进制数A和B的各项操作。

解：从表中看出M端控制数据的形式，即输出的是A或B的原码还是反码；N端控制输出数据的来源，即输出来自A组还是B组；使能端G控制整个电路是否工作。一种实现电路如下：

5. 根据下列verilog程序试判断其实现的功能，指出其不合理的部分并修改。（10分）

module aa(dataa,datab,eqin,bigin,smallin,eqo,bigo,smallo);

input [3:0] dataa,datab;

input eqin,bigin,smallin;

output eqo,bigo,smallo;

reg eqo,bigo,smallo;

always @(dataa,datab,eqin,bigin,smallin)

begin

if(dataa==datab)

begin

if(eqin==1)

begin bigo<=0;smallo<=0;eqo<=1;end

else if(bigin==1&&smallin==0)

begin bigo<=1;smallo<=0;eqo<=0;end

else if(bigin==0&&smallin==1)

begin bigo<=0;smallo<=1;eqo<=0;end

end

else if(dataa>datab)

begin bigo<=1;smallo<=0;eqo<=0;end

else if(dataa

begin bigo<=0;smallo<=1;eqo<=0;end

end

endmodule