EDA实验Verilog版

实验一 QUARTUS Ⅱ的设计流程

[输入方式：文本输入、图形输入、波形输入等]

一、实验目的：

1、掌握QUARTUSⅡ安装过程；

2、熟悉QUARTUSⅡ设计环境；

3、掌握QUARTUSⅡ的设计过程。

二、实验内容：

用文本输入法设计一个半加器。

三、实验步骤：

一、安装QUARTUS II。

注：第一次安装QUARTUS要安装license。

二、QUARTUSⅡ设计开发步骤

（一）、创建工作文件夹

在windows中建立一个文件夹（又称工作库或WORK LIBRARY），用于保存设计工程项目的有关文件。注：设计工程项目的有关文件不能保存在根目录下，必须保存在一个文件夹之下。例如建立的文件夹：E：\HADD

（二）、启动Quartus II

点击QUARTUSⅡ9.0图标打开QUARTUSⅡ9.0设计窗口。

（三）、设计文件输入

1、打开输入文件编辑器

点击菜单File\new…新建立一个文本设计文件。用文本输入法输入程序。程序见附录。

2、保存文件，文件名名同实体名。后缀.v

（四）、全编译（逻辑综合）

1、创建工程

点击菜单File\New Project Wizard…….进行工程设置。完成工作文件夹的选定、工程名、顶层设计文件名、编程器件的确定等工程。

2、编译前的相关设置设置

⑴选择PLD芯片：Assignmenmts\Settings\Device弹出的窗口中选择选择芯片。

⑵选择配置芯片的工作方式：Assignmenmts\Settings\Device\Device&Pin Options弹出的窗口中首选General项，在Options栏中选择Auto-restart-configuration after error.

⑶选择配置芯片和编程方式：Assignmenmts\Settings\Device\Device&Pin Options弹出的窗口中选择Configuration栏，在窗口中设置配置方式，配置芯片和是否生成压缩的配置文件。

⑷选择输出设置：保持默认。

⑸选择目标器件闲置引脚的状态：Assignmenmts\Settings\Device\Device&Pin Options弹出的窗口中选择Unused Pins栏,在窗口中对闲置的引脚设置，推荐设置为As input driving groud。

3、执行全程编译：Processing\Start Compilation。完成对设计项目的检错、逻辑综合、结构综

合、配置文件生成以及时序分析。

（五）、功能仿真（或时序仿真）

建议先做功能仿真，以检验设计项目的逻辑真确性，这样可以提供设计效率。

1、功能仿真设置：Assignmenmts\Settings弹出的窗口中选择Simulator Settings。在右边

Simulation mode中选择 Functional.

2、Processing\Generate Functional Simulation netlist,生成功能仿真所需的文件。

3、建立波形文件并进行功能仿真

⑴File\New，在窗口中选择Vector Waveform file打开向量波形文件编辑器。

⑵设置仿真时间区域：可默认。一般几十微妙。时间区域过长，使仿真时间变长，影响仿真效率。

⑶在向量波形文件编辑器中添加项目的相关引脚。原则上是所有引脚，但有的项目引脚很多，可以只添加必要的一些引脚。双击向量波形文件编辑器Name栏的空白区域后，会弹出一个“Insert Node or Bus”对话框，在弹出的对话框中选择“Node Finder…”按钮，则弹出“Node Finder…”对话框，选择Filter：Pins：all，然后点击List，Nodes Found栏将列出所有输入、输出端口。选择要观察的信号，点击“>”命令按钮加入到观察目标窗口中。选择OK，则在波形图中加入了待观察信号的图形。或者执行View\Utility Windows\Node Finder命令打开Node Finder窗口,在弹出的窗口中将所需引脚拖入波形编辑器中。

⑷编辑输入波形：对所有的输入引脚设置合适的波形。

⑸启动仿真器：Processing\Start Simulation.

⑹观察分析仿真结果。仿真结果保存于文件“Simulation Report”,此文件在仿真完成后会自动弹出。若仿真结果有出入，重新修改程序，直到仿真结果没有问题。

（六）、进时序仿真，验证设计的时序是否满足设计要求。

注：详细的使用说明见教材相关章节及实验材料。

附录：半加器程序

module hadd(a,b,s,out1); input a,b; output s,out1;

assign s=~a&b|~b&a; assign out1=a&b; endmodule

实验二 一位二进制全加器的文本设计

一：实验目的

1、巩固QUARTUS Ⅱ设计过程和设计环境。

2、了解Verilog 的三种描述方式。

3、巩固Verilog 语言的构成要素。 二、实验内容

用Verilog 设计一个如图的1位全加器。要求采用结构描述法编写程序并进行下载验证。

全加器的结构图如上图。用Verilog 语言描述其功能。先描述半加器和或门电路，然后用例化语句将半加器和或门电路连接构成全加器。 下载验证提示：

1、芯片选择ACEX1K\EP1K30QC208-2;

2、引脚锁定：根据实验箱的设计，KD1-ain;KD2-bin;KD3-cin;LED1-sum;LED2-cout;所以sun,cout ，ain,bin,cin 分别锁定到EP1K30QC208-2的19，24，45，46，47脚。管脚分布见《EDA 技术实验开发系统》15页；芯片引脚I/O 分布见《EDA 技术实验开发系统》24-25页.

3、全编译；

4、下载线连接：将25针连下一端连接电脑LPT1口，一端连接到编程模块的DB25接口，再用十针连线一头插入通用编程模块JTGA 下载接口处，另一头连接到目标芯片的下载接口。

5、打开实验箱电源，将模式选择开关CTRL 的（2）（4）（8）拨至ON ，使按键KD1,KD2，LED1,LED2,LED3,KL1,KL2等有效。

6、下载：Tools\Programmer,完成下载。

7、拨动开关按键KD1,KD2，KD3 ,验证电路。

注：下载时，关闭时钟模块的电源，以免对下载芯片干扰，无法完成下载。

实验三 用原理图输入法设计8位全加器

一、实验目的：

熟悉和掌握用QUARTUS Ⅱ的原理图输入方法设计简单组合电路的方法，并通过一个8位全加器的设计掌握用EDA 软件进行电子线路设计的详细流程。 二、实验原理：

一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低位输入信号cin 相接。 三、实验内容：

用原理图输入法设计一个8位全加器。 四：实验步骤：

1、打开原理图编辑器，完成半加器和全加器的设计。包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路符号入库。详细的过程见课件。

根据以上步骤画出以下原理图：1位半加器的原理图如图一。名字

hadder.