时序电路 题(精选)
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
数电复习练习(三)时序电路习题(常用时序部件)(答案)
常用时序逻辑器件习题一、选择题1、同步计数器和异步计数器比较，同步计数器的显著优点是（C ）。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。
2、把一个五进制计数器与一个四进制计数器串联可得到（ D ）进制计数器。
A.4B.5C.9D.203、下列逻辑电路中为时序逻辑电路的是（C ）。
A.变量译码器B.加法器C.数码寄存器D.数据选择器4、N个触发器可以构成最大计数长度（进制数）为（D ）的计数器。
A.NB.2NC.N2D.2N5、N个触发器可以构成能寄存（ B ）位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N6、五个D触发器构成环形计数器，其计数长度为（A ）。
A.5B.10C.25D.327、同步时序电路和异步时序电路比较，其差异在于后者（B ）。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8、一位8421BCD码计数器至少需要（ B ）个触发器。
A.3B.4C.5D.109、欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用（ B ）级触发器。
A.2B.3C.4D.810、8位移位寄存器，串行输入时经（D ）个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.811、用二进制异步计数器从0做加法，计到十进制数178，则最少需要（D ）个触发器。
A.2B.6C.7D.8E.1012、某电视机水平-垂直扫描发生器需要一个分频器将31500HZ 的脉冲转换为60HZ 的脉冲，欲构成此分频器至少需要（ A ）个触发器。
A.10B.60C.525D.3150013、某移位寄存器的时钟脉冲频率为100KHZ ，欲将存放在该寄存器中的数左移8位，完成该操作需要（ B ）时间。
A.10μSB.80μSC.100μSD.800ms14、若用JK 触发器来实现特性方程为AB Q A Q n 1n +=+，则JK 端的方程为（ A ）。
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
专题16 时序逻辑电路
专题16 时序逻辑电路一、单项选择题1．（2019年高考题，第41题）如图所示同步RS触发器的符号，该触发器CP端触发方式正确的是A．上升沿触发 B．下降沿触发 C．高电平触发 D．低电平触发第41题图2．（2019年高考题，第42题）如图所示的组合逻辑电路，为使输出端Y＝1，则输入A、B、C、D端有（）A．4种组合 B．3种组合 C．2种组合 D．1种组合第42题图3．（2019年高考题，第43题）如图所示，设D触发器的初态为0，信号A接到CP端，则Q端输出波形正确的是（）第43题图4．（2018年高考题，第42题）如图所示，电路具有( )A．置“0”功能 B．置“1”功能 C．D触发器功能 D．T触发器功能第42题图5．（2017年高考题，第41）如图所示电路，把K触发器的K两端用非门相连接，则连接后的触发器具有 ( )A．置反、置0和置1功能 B．置反功能C．置0和置1功能 D．与K触发器相同功能6．（2019年第一次联考题，第38题）设所有触发器的初始状态皆为0，触发器在时钟信号作用下输出电压波形不为0的是( )7．（2019年第二次联考题，第40题）设集成十进制加法计数器的初始状态为Q3Q2Q1Q0＝0000，输入频率为10 kHz的CP脉冲，则Q3的频率为。
( )A．1 kHz B．1.25 kHz C．2.5 kHz D．5 kHz8．（2019年第二次联考题，第41题）如图所示电路具有的功能是( )A．置0 B．置1 C．保持 D．计数第41题图（2019年第三次联考题，第39题）如果一个寄存器的数码是“同时输入，同时输出”，9．则该寄存器是采用。
( )A．串行输入，串行输出 B．串行输入，并行输出C．并行输入，串行输出 D．并行输入，并行输出10．（2018年第一次联考题，第41题）有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是( )A．1011—0110—1100—1000—0000 B．1011—0101—0010—0001—0000A．1011—1000—1100—0110—0000 B．1011—0001—0010—0101—000011．（2018年第一次联考题，第42题）电路如图所示(图中为下降沿JK触发器)，触发器当前状态Q3Q2Q1为011，则在时钟脉冲作用下，触发器下一状态为( )第42题图A．110 B．100 C．010 D．00012．（2018年第二次联考题，第38题）在同步触发器中，当S＝0，R＝1时，CP脉冲作用后，触发器处于( )A．原状态 B．0状态 C．1状态 D．不确定13．（2018年第二次联考题，第40题）现对全班38位同学进行编码，至少需要的二进制码的位数是( )A．5位 B．6位 C．7位 D．38位14．（2018年第二次联考题，第41题）下列电路中，属于时序逻辑电路的是( ) A．译码器 B．计数器 C．全加器 D．比较器15．（2018年第三次联考题，第38题）集成电路74LS148是________优先编码器。
数电时序逻辑电路练习题
A 3 进制
×
B 6 进制
单项选择题 ( )。
√
C 8 进制
×
D 2 进制
×
分析提示
n 位扭环形计数器，由 n 个触发器构成，有效状态数 = 2 n 。 计数器的进制数 = 有效状态数 。
第8页/共34页
第8页
数字电子技术
第 5 章 时序逻辑电路
9、 4 位环形计数器中，无效状态的个数为
A 4个
×
按各电路的连接方式，求出驱动方程 并代入特性方程 。
第3页/共34页
第3页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
4、从0开始计数的N进制增量计数器，最后一个计数状态为 ( ) 。
AN
×
B N－1
√
C N+1
×
D 2N
×
分析提示
从0开始计数的N进制增量计数器，其计数状态依次是0、1、 2、…、 N－1 ，共 N 个计数状态。
√
1
D 0001
×
分析提示
图示电路，构成任意进制计数器所用的方法为进位输出 C置于 差数法 。计数范围为：
预置数输入端的数值 0110 ~ 使进位输出 C 为1时的状态1111 计数时的最小状态是0110 。
第17页/共34页
第 17 页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
18、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，
20、下列器件中，具有串行—并行数据转换功能的是
单项选择题 ( )。
A 译码器
×
B 数据比较器
×
C 移位寄存器
√
D 计数器
时序逻辑电路 练习题
时序逻辑电路练习题
时序逻辑电路是数字电路中的一种，用于处理具有时序要求的信号。
本文将介绍一些时序逻辑电路的练习题，以帮助读者更好地理解和应
用这一概念。
一、单稳态电路练习题
1. 设计一个单稳态电路，当输入一个脉冲信号时，输出一个规定时
间内持续高电平的信号。
2. 在上一个题目的基础上，如何修改电路使得输出信号变为规定时
间内持续低电平？
二、触发器练习题
1. 使用D触发器设计一个计数器，能够对输入的脉冲信号进行计数，并在满足条件时将输出信号置高。
2. 当输入信号发生改变时，触发器可以在输出端输出一个特定的状态。
请问，这个特定的状态是什么？
三、时序逻辑电路设计练习题
1. 设计一个电路，实现一个有限状态机，能够对输入信号进行判断
和响应。
当输入信号含有特定模式时，输出信号为高电平。
2. 使用时序逻辑电路设计一个简单的交通灯控制系统。
要求在不同
的时间段内，输出不同颜色的信号。
四、时序逻辑电路故障排除练习题
1. 当你发现时序逻辑电路输出异常时，你会如何进行故障排查？列出你的步骤和方法。
2. 当时序逻辑电路中出现由于信号传输延迟而造成的错误时，你有何解决方案？
总结：
时序逻辑电路练习题涵盖了单稳态电路、触发器、有限状态机设计以及故障排除等方面。
通过解决这些练习题，读者可以更好地理解和应用时序逻辑电路，提升对数字电路的理解和实践能力。
第七章 时序逻辑电路题库
1.JK触发器可完成：保持、置0、置1、翻转四种功能。
（对）2、JK触发器只有置0、置1两种功能。
（错）3、JK触发器只有保持、翻转两种功能。
（错）4、JK触发器可完成：保持、置0、置1、计数四种功能。
（错）5、RS触发器没有不确定的输出状态。
（错）6、RS触发器有不确定的输出状态。
（对）7、仅具有保持和翻转功能的触发器是RS触发器。
（错）8、仅具有保持和翻转功能的触发器是T触发器。
（对）9、仅具有保持和翻转功能的触发器是T’触发器。
（错）10、仅具有翻转功能的触发器是T’触发器。
（对）11、同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（对）12、同步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（错）13、异步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。
（对）14、异步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。
（错）15、触发器在某一时刻的输出状态，不仅取决于当时输入信号的状态，还与电路的原始状态有关。
（对）16、触发器进行复位后，其两个输出端均为0.（错）17、触发器进行复位后，其两个输出端均为1.（错）18、触发器与组合电路两者都没有记忆能力。
（错）19、基本RS触发器要受时钟脉冲的控制。
（错）20、Qn+1表示触发器原来所处的状态，即现态。
（错）21、Qn表示触发器原来所处的状态，即现态。
（对）22、当CP处于下降沿时，触发器的状态一定发生翻转。
（错）23、当CP处于上升沿时，触发器的状态一定发生翻转。
（错）24、所谓单稳态触发器，只有一个稳定状态，而不具有其他的状态。
（错）25、JK触发器能够克服RS触发器存在的缺点。
（对）26、寄存器具有记忆功能，可用于暂存数据。
（对）27、74LS194可执行左移、右移、保持等几种功能。
（对）28、在异步计数器中，当时钟脉冲到达时，各触发器的翻转是同时发生的。
（错）29、可逆计数器既能作加法计数，又能作减法计数。
（对）30、 计数器计数前不需要先清零。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路练习题
时序逻辑电路练习题时序逻辑电路是数字电路中一种非常常见和重要的电路，它可以用于实现各种功能，包括存储器、计数器、时钟、状态机等等。
在学习时序逻辑电路的过程中，我们需要进行一些练习题来提高自己的能力和理解。
本文将为您呈现几道时序逻辑电路的练习题，希望能够帮助您更好地理解和掌握这一知识点。
练习题一：设计一个电路，实现一个4位二进制计数器。
该计数器在每个时钟上升沿时加1。
当计数器达到1111（15）时，下一个时钟上升沿时将其复位为0000（0）。
解答：我们可以使用D触发器来设计这个计数器。
首先使用四个D触发器来存储四个位的计数值，然后通过时钟信号和逻辑门来实现计数器的功能。
练习题二：设计一个电路，实现一个带有使能信号的计数器。
当使能信号为高电平时，计数器正常计数；当使能信号为低电平时，计数器保持当前计数值不变。
解答：我们可以在练习题一的基础上进行修改，添加一个与非门和一个与门来实现使能功能。
当使能信号为高电平时，与非门输出为低电平，使得计数器可以正常计数；当使能信号为低电平时，与非门输出为高电平，使得计数器的输入被禁止，从而保持当前计数值。
练习题三：设计一个电路，实现一个带有异步复位功能的计数器。
当复位信号为高电平时，计数器立即清零；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现异步复位功能。
当复位信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为低电平，将计数值清零；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
练习题四：设计一个电路，实现一个带有加载功能的计数器。
当加载信号为高电平时，计数器的值加载为输入的设定值；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现加载功能。
当加载信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为高电平，将计数器的值加载为输入的设定值；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
时序电路复习题
时序逻辑电路复习考点：1.各个触发器的功能特点2.各个触发器的特性方程3.时序电路的的分析方法4.时序电路的设计方法5.集成时序电路的应用●集成RS边沿触发器的特性方程是：●集成JK边沿触发器的特性方程是：●集成D边沿触发器的特性方程是：●集成T边沿触发器的特性方程是：●集成T’边沿触发器的特性方程是：●集成RS边沿触发器的功能是：●集成JK边沿触发器的功能是：●集成D边沿触发器的功能是：●集成T边沿触发器的功能是：●集成T’边沿触发器的功能是：时序电路的的分析方法步骤：(1)根据给定的时序逻辑电路，写出时钟方程、驱动方程、输出方程(2)求取状态方程(3)对己知方程进行计算(4)画状态图或列状态表、画时序图(5)电路功能说明知识点补充：有效状态：在时序电路中，凡是被利用的状态都称为有效状态有效循环：在时序电路中，凡是有效状态形成的循环无效状态：在时序电路中，凡是没被利用的状态都称为有效状态无效循环：在时序电路中，凡是无效状态形成的循环能自启动：存在无效状态，但是无效状态能回到有效循环中去不能自启动：存在无效状态，但不能回到有效循环中去1.2.3.4.时序电路的的设计方法步骤：①根据设计要求，确定输入变量、输出变量、电路内部状态间的转换关系及状态个数。
②进行状态化简，求出最简状态图。
③进行状态分配画出用二进制编码后的状态图。
④选择触发器，求解时钟方程、输出方程和状态方程。
⑤求驱动方程。
⑥画逻辑电路图。
⑦检查设计的电路能否自启动。
设计一个同步N进制加计数器注意：1.N=3.4.5.6.7.8.9.10 (16)2.可以采用D触发器，JK触发器，T触发器1.设计一个同步三进制加计数器。
2.设计一个同步三进制减计数器。
3.设计一个同步六进制加计数器。
4.设计一个同步六进制减计数器。
5.6.集成时序电路的的应用1.74LS161四位二进制计数器具有4位二进制加法计数、预置数、保持和异步置零等功能。
2.74LS163四位二进制加法计数器3.74LS160同步8421BCD码加法计数器5.74LS169,可预置4位二进制可逆计数器74LS169的特点如下：①加/减可逆计数器，M=16，时钟上升沿触发。
5章时序逻辑电路复习题
时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比,一般情况下( )A. 驱动方程简单B. 使用触发器个数少C. 工作速度快D. 以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是( )A. n个B. 2个C. 4个D. 6个3、下图所示波形是一个( C )进制加法计数器的波形图。
试问它有( A )个无效状态。
A .2； B. 4 ； C. 6； D. 12CPQ1Q2Q34、设计计数器时应选用（）。
A．边沿触发器 B．基本触发器C．同步触发器 D．施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是( )A. 4B. 2C. 1D. 66、n级触发器构成的扭环形计数器,其有效循环的状态数是( )A. 2n个B. n个C. 4个D. 6个7、时序逻辑电路中一定包含（）A.触发器B.组合逻辑电路C.移位寄存器D.译码器8、用n个触发器构成计数器，可得到的最大计数长度为（）A. 2n C.2n D.n9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（）A.右移二位B.左移一位C. 右移二位D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（）X/Z 0/11/0 S1 S2 0/01/1A. 0101 .1011 C11、、一位8421BCD码计数器至少需要（）个触发器A. 4B. 3C.512、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法 B .预置数法 C .级联复位法 13、在移位寄存器中采用并行输出比串行输出 （ ）。
A.快B.慢C.一样快D.不确定14、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A. 5 .4 C D. 315、在下列逻辑电路中，不是组合逻辑电路的有（ ）。
A. 寄存器B.编码器C.全加器D. 译码器 16、一个 4 位移位寄存器可以构成最长计数器的长度是（ ）。
时序逻辑电路练习题
资料范本本资料为word版本，可以直接编辑和打印，感谢您的下载时序逻辑电路练习题地点：__________________时间：__________________说明：本资料适用于约定双方经过谈判，协商而共同承认，共同遵守的责任与义务，仅供参考，文档可直接下载或修改，不需要的部分可直接删除，使用时请详细阅读内容一、填空题1. 基本RS触发器，当、都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为 ___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫_________。
6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。
16. 在各种寄存器中，存放 N 位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
第十三章 时序逻辑电路习题及答案
第十三章时序逻辑电路习题及答案一、填空题1、数字逻辑电路常分为组合逻辑电路和两种类型。
2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与有关。
3、时序逻辑电路由两大部分组成。
4、时序逻辑电路按状态转换来分，可分为两大类。
5、时序逻辑电路按输出的依从关系来分，可分为两种类型。
6、同步时序电路有两种分析方法，一种是另一种是。
7、同步时序电路的设计过程，实为同步时序电路分析过程的过程。
8、计数器种类繁多，若按计数脉冲的输入方式不同，可分两大类。
9、按计数器进制不同，可将计数器分为。
10、按计数器增减情况不同，可将计数器分。
11、二进制计数器是逢二进一的，如果把n个触发器按一定的方式链接起来，可枸成。
12、一个十进制加法计数器需要由 J-K触发器组成。
13、三个二进制计数器累计脉冲个数为；四个二进制计数器累计脉冲个数为。
14、寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分为。
15、数码输入寄存器的方式有；从寄存器输出数码的方式有。
16、异步时序逻辑电路可分为和。
17、移位寄存器中，数码逐位输入的方式称为。
18、计数器可以从三个方面进行分类：按__ _ _方式，按_________________方式，按______________方式。
19、三位二进制加法计数器最多能累计__个脉冲。
若要记录12个脉冲需要___个触发器。
20、一个四位二进制异步加法计数器，若输入的频率为6400H Z，在3200个计数脉冲到来后，并行输出的频率分别为______H Z，_____ H Z，____ H Z，_____ H Z。
一个四位二进制加法计数器起始状态为1001，当最低位接收到4个脉冲时，各触发器的输出状态是：Q0为__；Q1为__；Q2为__；Q3为__。
21、时序逻辑电路的特点是：任意时刻的输出不仅取决于______________，而且与电路的______有关。
22、寄存器一般都是借助有________功能的触发器组合起来构成的，一个触发器存储____二进制信号，寄存N位二进制数码，就需要__个触发器。
时序逻辑电路
第八章时序逻辑电路第一节寄存器一、单项选择题1.N个触发器可以构成能寄存位二进制数码的寄存器。
（）A.N-1B.NC.N+1D.2N2.存储8位二进制信息要个触发器。
位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（）C.D.5.由三级触发器构成环形计数器的计数摸值为（ )6.如图8-7所示电路的功能为（）A.并行输入寄存器B.移位寄存器C.计数器D.序列信号发生器7.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
（）8.现欲将一个数据串延时4个CP的时间，则最简单的办法采用（）位并行寄存器位移位寄存器进制计数器位加法器二、判断题1.时序电路中不含有记忆功能的器件。
（ )2.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。
（）3.时序逻辑电路在某一时刻的输出状态与该时刻之前的输入信号无关。
（ )4.时序电路一定不要组合电路。
（）三、多项选择题1.寄存器按照功能不同可分为（）A.数据寄存器B.移位寄存器C.暂存器D.计数器2.数码寄存器的特点是（）A.存储时间短B.速度快C.可做高速缓冲器D.一旦停电后存储数码全部消失3.移位寄存器按移位方式可分为（）A.左移移位寄存器B.右移移位寄存器C.双向移位寄存器D.集成移位寄存器第二节计数器一、填空题1.触发器有个稳定状态，它可以记录位二进制码，存储8位二进制信息需要个触发器。
2.按进位体制的不同，计数器可分为计数器和计数器等；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
3.要构成五进制计数器，至少需要个触发器。
4.设集成十进制（默认为8421码）加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP脉冲以后计数器的状态为 .5.在各种寄存器中，存放N位二进制数码需要个触发器。
时序逻辑电路题库(79道)
时序逻辑电路1、对双JK集成触发器74LS112引脚功能叙述错误的是——[单选题]A 16脚是VccB 8脚是GNDC 1脚是CP1D 16脚是GND正确答案：D2、图示74LS112中表示——[单选题]A 低电平时置1B 低电平时置0C 高电平时置1D 高电平时置0正确答案：A3、如图示74LS112的中CP引脚是——[单选题]A 8号引脚B 14号引脚C 1号引脚和13号引脚D 8号引脚和12号引脚正确答案：C4、D触发器用作计数型触发器时，输入端D的正确接法是——[单选题]A D=0B D=1C D=D D=Q正确答案：C5、以下图示中属于下降沿触发的是——[单选题]A 图AB 图BC 图CD 图D正确答案：C6、如图所示为某触发器工作时前6个CP的波形，期间没有出现的功能是——[单选题]A 保持B 翻转C 置1D 置0正确答案：A7、双D集成触发器CD4013的7号引脚是——[单选题]A VSSB VDDC 1QD 2SD正确答案：A8、下列哪项表示基本RS触发器的符号——[单选题]ABCD正确答案：A9、图示74LS112的说法正确的是——[单选题]A 内部有1个JK触发器B 内部有2个JK触发器C 内部有3个JK触发器D 内部有4个JK触发器正确答案：B10、如图所示波形， CP时钟脉冲第5个下降沿时，触发器实现的功能为——[单选题]A 保持B 翻转C 置1D 置0正确答案：B11、双D集成触发器CD4013的时钟脉冲CP的引脚是——[单选题]A 14脚B 7脚C 3脚与11脚D 5脚与11脚正确答案：C12、如图所示逻辑符号所表示的触发器是——[单选题]A RSB JKC DD T正确答案：C13、JK触发器有( )触发信号输入端。
——[单选题]A 一个B 二个C 三个D 四个正确答案：B14、十进制数13的8421BCD码为( )。
——[单选题]A 00001101B 00010011C 00100011D 00001011正确答案：B15、D触发器当D=Q时，实现的逻辑功能是——[单选题]A 置0B 置1C 保持D 翻转正确答案：C16、主从JK触发器的初态为0，JK=11时，经过2020个触发脉冲后，其状态变化及输出状态为——[单选题]A 一直为0B 由0变为1，然后一直为1C 在01间翻转，最后为1D 在01间翻转，最后为0正确答案：D17、在RS触发器的逻辑符号中表示——[单选题]A 低电平时置1B 高电平时置1C 低电平时置0D 高电平时置0正确答案：C18、关于JK触发器的错误表述是——[单选题]A 对于输入信号没有制约条件B 不允许JK同时为1C 允许JK同时为1D 允许JK同时为0正确答案：B19、主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。
时序电路练习题0.docx
时序电路习题一、填空1、寄存器存放数据的方式有_____________________ 和 _____________ ;取出数据的方式有______________ 和_____________ O2、双拍工作方式的数码寄存器工作时需_______________________ o3、按计数器中各触发器翻转吋间可分为__________________ , _________ o4、触发器有________ 个稳定状态，所以也称___________________ 。
5、时序电路主要由____________ 和___________ 所构成，是一种具有_____________ 功能的逻辑电路，常见的时序电路类型有___________________ 和 ____________6、计数器的功能是_______________________________ ，按计数时个触发器状态转换与计数脉冲是否同步，可分为________________ 和__________ 。
___________ 计数器是各种计数器的基础。
7、4个触发器构成的8421BCD码计数器，共有 ______________ 个无效状态，即跳过二进制数码_________ 到 ________ 6个状态。
8、具有3个触发器的二进制计数器，他又_种计数状态；具有4个触发器的二进制计数器，它有__________ 种计数状态。
9、JK触发器是 ___________ （a. CP为1有效b. CP边沿有效）。
10、 ^曲二丿歹+忌"是____________ 触发器的特性方程。
11、Q^=S +斥。
"是___________ 触发器的特性方程，其约束条件为12、Q n+l _____ 触发器的特征方程。
13、我们可以用JK触发器转换成其他逻辑功能触发器，令_____________________ ,即转换成T触发器；令 ________________________即转换为r触发器；令_______________________ ,即转换成D触发器。
时序逻辑电路 练习题
时序逻辑电路练习题时序逻辑电路练习题时序逻辑电路是数字电路中的一种重要设计方式，它能够根据输入信号的变化和特定的时钟信号来产生输出信号。
在实际应用中，时序逻辑电路被广泛应用于计算机、通信设备、控制系统等领域。
为了更好地理解和掌握时序逻辑电路的设计原理和方法，下面将给出一些练习题供大家练习和思考。
1. 请设计一个基于D触发器的时序逻辑电路，实现一个2位二进制计数器。
要求计数器能够按照顺序输出0、1、2、3、0、1、2、3...的序列。
2. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；其他情况下，Y保持不变。
请设计该时序逻辑电路的逻辑电路图。
3. 一个时序逻辑电路有两个输入信号A和B，一个输出信号Y。
当A=1且B=0时，Y=1；当A=0且B=1时，Y=0；其他情况下，Y保持不变。
请使用JK触发器设计该时序逻辑电路的逻辑电路图。
4. 设计一个时序逻辑电路，实现一个3位二进制计数器。
要求计数器能够按照顺序输出000、001、010、011、100、101、110、111、000...的序列。
5. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y保持不变；其他情况下，Y取反。
请设计该时序逻辑电路的逻辑电路图。
6. 设计一个时序逻辑电路，实现一个4位二进制计数器。
要求计数器能够按照顺序输出0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111、0000...的序列。
7. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y=1；其他情况下，Y=0。
时序逻辑电路练习及答案(1)
时序逻辑电路模块6-1一、填空题（每空2分，共18分）1、时序逻辑电路通常包含_______电路和_________电路两部分组成。
2、时序逻辑电路的基本构成单元是____________。
3、构造一个模6计数器，电路需要个状态，最少要用个触发器，它有个无效状态。
4、四位扭环形计数器的有效状态有个。
5、移位寄存器不但可_________ ，而且还能对数据进行 _________。
二、判断题（每题2分，共10分）1、时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的输入变量组合有关。
2、同步计数器的计数速度比异步计数器快。
3、移位寄存器不仅可以寄存代码，而且可以实现数据的串-并行转换和处理。
4、双向移位寄存器既可以将数码向左移，也可以向右移。
5、由四个触发器构成的计数器的容量是16三、选择题（每题3分，共18分）1、同步时序电路和异步时序电路比较，其差异在于后者（）。
A．没有触发器 B．没有统一的时钟脉冲控制C．没有稳定状态 D．输出只与内部状态有关2、时序逻辑电路中一定是含（）A. 触发器B. 组合逻辑电路C. 移位寄存器D. 译码器3、8位移位寄存器，串行输入时经( )个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.84、计数器可以用于实现（）也可以实现（）。
A ．定时器B ．寄存器C ．分配器D ．分频器5、用n个触发器构成扭环型计数器,可得到最大计数长度是（）。
A、nB、2nC、2nD、2n-16、一个 4 位移位寄存器可以构成最长计数器的长度是（）。
A.8B.12C.15D.16四、时序逻辑电路的分析（34分）分析下图所示时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路实现的的逻辑功能。
A为输入变量。
五、计数器的分析题（20分）集成4位二进制加法计数器74161的连接图如图所示，LD是预置控制端；D0、D1、D2、D3是预置数据输入端；Q3、Q2、Q1、Q0是触发器的输出端，Q0是最低位，Q3是最高位；LD为低电平时电路开始置数，LD为高电平时电路计数。