数字电路第4章(4数据选择器及数值比较器)
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第四章4.3数据选择器、数值比较器
逻辑图
2. 两位数值比较器
真值表
输 入 输 出
A1 B1 A1 ＞B1 A1 ＜ B1 A1 = B1 A1 = B1 A1 = B1
A0
B0
× × A0 ＞B0 A0 ＜B0 A0 = B0
FA＞B F A＜B FA= B 0 0 1 0 1 0 1 0 0 0 1 0 0 0 1
4.4.2 集成数值比较器 1. 集成数值比较器 集成数值比较器74LS85 的功能 功能表
功能说明：表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和 功能说明：表中的输入变量包括 A与B的比较结果，A>B、A<B和A=B。A与B是另外两个低位数，设置低 与 的比较结果 的比较结果， 是另外两个低位数， 和 与 是另外两个低位数 位数比较结果输入端，是为了能与其它数值比较器连接， 位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位 数的数值比较器； 个输出信号 个输出信号: 数的数值比较器；3个输出信号 FA＞B、FA＜B、和FA ＝ B 分别表示本级的比 较结果。 较结果。
IA>B IA < IA=B A'>B' A'<B'B A'=B'
× × × × × × × × 1 0 0 × × × × × × × × 0 1 0 × × × × × × × × 0 0 1
FA>B A<B BA=B A>B FA < FA=B
1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1
i =0 7
的与或表达式， Y是C、B、A和输入数据 0~D7的与或表达式，即 是 、 、 和输入数据 和输入数据D
数字电路4数据选择器及数值比较器
S做为第3位地址输入端。
解：如图连接方式， (1)当 A2=0 时， ★ 地址范围：000 ~ 011 ★ 上边选择器工作;通过
地址A1A0从D0~D3中选 择一个数据经Y1输出。 ★ 下边选择器被禁止，输 出Y2为低电平。 (2) 当A2=1时， ★ 地址范围：100 ~ 111
★ 下边选择器工作; 通过地址A1A0 从D4~D7中选择一个数 据经Y2 输出。
例2. 分别用4选1和8选1数据选择器实现逻辑函数
Y AB AC ABC ABC
解：（1）用4选1（四路）数据选择器实现
Y ( A2 A1A0 )D0 ( A2 A1A0 )D1 ( A2 A1A0 )D2 ( A2 A1A0 )D3 ( A2 A1A0 )D ( A2 A1A0 )D5 ( A2 A1A0 )D6 ( A2 A1A0 )D7
(2) 双 “4选1”数据选择器可以提供8个数据输入端； (3) “4选1”数据选择器只有2位地址输入，故需要利用
★ 编码器 ★ 译码器 ★ 数据选择器（多路选择器）、数据分配器 ★ 算术逻辑运算单元 ★ 数值比较器
数据选择器
工作原理：
数据选择器就是在数字信号的传输过程中，从一组 数据中选出某一个送到输出端，也叫多路开关。
又称多路选择器(Multiplexer，简称MUX)或多路开关。
数据选择器: 根据地址码的要求，从多路输入信号中 选择其中一路输出的电路.
即可得输出函数
Y
ST'
Y
A A2
74LS151
B A1
C
A0 D0 D1 D2 D3 D4 D5 D6 D7
0
1
卡诺图法求解
解：(1)选择数据选择器 选用 74LS151
解：如图连接方式， (1)当 A2=0 时， ★ 地址范围：000 ~ 011 ★ 上边选择器工作;通过
地址A1A0从D0~D3中选 择一个数据经Y1输出。 ★ 下边选择器被禁止，输 出Y2为低电平。 (2) 当A2=1时， ★ 地址范围：100 ~ 111
★ 下边选择器工作; 通过地址A1A0 从D4~D7中选择一个数 据经Y2 输出。
例2. 分别用4选1和8选1数据选择器实现逻辑函数
Y AB AC ABC ABC
解：（1）用4选1（四路）数据选择器实现
Y ( A2 A1A0 )D0 ( A2 A1A0 )D1 ( A2 A1A0 )D2 ( A2 A1A0 )D3 ( A2 A1A0 )D ( A2 A1A0 )D5 ( A2 A1A0 )D6 ( A2 A1A0 )D7
(2) 双 “4选1”数据选择器可以提供8个数据输入端； (3) “4选1”数据选择器只有2位地址输入，故需要利用
★ 编码器 ★ 译码器 ★ 数据选择器（多路选择器）、数据分配器 ★ 算术逻辑运算单元 ★ 数值比较器
数据选择器
工作原理：
数据选择器就是在数字信号的传输过程中，从一组 数据中选出某一个送到输出端，也叫多路开关。
又称多路选择器(Multiplexer，简称MUX)或多路开关。
数据选择器: 根据地址码的要求，从多路输入信号中 选择其中一路输出的电路.
即可得输出函数
Y
ST'
Y
A A2
74LS151
B A1
C
A0 D0 D1 D2 D3 D4 D5 D6 D7
0
1
卡诺图法求解
解：(1)选择数据选择器 选用 74LS151
《数字电子技术基础》第五版：第四章 组合逻辑电路
74HC42
二－十进制译码器74LS42的真值表
序号 输入
输出
A3 A2 A2 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 000 0 111111111
1 0 001 1 011111111
2 0 010 1 101111111
3 0 011 1 110111111
4 0 100 1 111011111
A6 A4 A2
A0
A15 A13 A11 A9
A7 A5 A3
A1
I7 I6 I5 I4 I3 I2 I1 I00
S
74LS 148(1)
YS
YEE Y2 Y1
Y0
XX
I7 I6 I5 I4 I3 I2 I1 I0
S
74LS 148(2)
YS
YE Y2 Y1
Y0
X
&
G3
&
G2
&
G3
Z3
Z2
Z1
&
G3
0时1部分电路工作在d0a1a0d7d6d5d4d3d2d1d074ls153d22d20d12d10d23d21s2d13d11s1y2y1a1a0在d4a0a1a2集成电路数据选择器集成电路数据选择器74ls15174ls151路数据输入端个地址输入端输入端2个互补输出端74ls151的逻辑图a2a1a02274ls15174ls151的功能表的功能表a2a1a0a将函数变换成最小项表达式b将使能端s接低电平c地址a2a1a0作为函数的输入变量d数据输入d作为控制信号?实现逻辑函数的一般步骤cpcp000001010011100101110111八选一数据选择器三位二进制计数器33数据选择器数据选择器74ls15174ls151的应用的应用加法器是cpu中算术运算部件的基本单元
数字电子技术基础 第4章
在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器
1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数电综合课件-数据选择器(MUX)
F = ABC+ABC+ABD+ABD+ACD。 解：這是一個四變數函數，對其一次降維後可 用74151實現，兩次降維後可用 ½ 74153實現。
CD AB 00 01 11 10
00 1 1
01
11
11 1
1
10 1 1 1
(a) 圖 4.2.28
C AB 0 1 降維D 00 1
01 1
11 D D 10 D 1
D5
D6 D7
A2～A0：地址輸入端； D7～D0 ：數據輸入端； EＮ：使能端； Y：輸出端；
圖 4.2.22 ( b )簡化符號
EN 1 D0 D1 D2 D3
D4 D5 D6 D7
A0
1
1
A1
1
1
A2
1
1
& ≥1
Y 1Y
Vcc D4 D5 D6 D7 A0 A1 A2
16 15 14 13 12 11 10 9
0
(A<B) i
B0
B0
B4
B1
B1
F A<B
B5
B2
B2
B6
B3
B3
B7
圖 4.2.30
A0
A 1 7 48 5
A2
F A>B
A3
(A>B) i
(A=B) i F A=B
Байду номын сангаас
(A<B) i
B0
B1
F A<B
B2
B3
F A>B F A=B F A<B
(2) 並聯方式
A 15---12 B 15---12
CD AB 00 01 11 10
00 1 1
01
11
11 1
1
10 1 1 1
(a) 圖 4.2.28
C AB 0 1 降維D 00 1
01 1
11 D D 10 D 1
D5
D6 D7
A2～A0：地址輸入端； D7～D0 ：數據輸入端； EＮ：使能端； Y：輸出端；
圖 4.2.22 ( b )簡化符號
EN 1 D0 D1 D2 D3
D4 D5 D6 D7
A0
1
1
A1
1
1
A2
1
1
& ≥1
Y 1Y
Vcc D4 D5 D6 D7 A0 A1 A2
16 15 14 13 12 11 10 9
0
(A<B) i
B0
B0
B4
B1
B1
F A<B
B5
B2
B2
B6
B3
B3
B7
圖 4.2.30
A0
A 1 7 48 5
A2
F A>B
A3
(A>B) i
(A=B) i F A=B
Байду номын сангаас
(A<B) i
B0
B1
F A<B
B2
B3
F A>B F A=B F A<B
(2) 並聯方式
A 15---12 B 15---12
电子技术基础 数字部分第十一讲——第四章4-4-4比较器运算电路
A1 > B1 × 1 0 1 0 0 0 1 0 1 0 0 0 0 0 1 A1 < B1 × A1 = B1 A0 > B0 A1 = B1 A0 < B0 A1 = B1 A0 = B0
FA>B = (A1>B1) + ( A1=B1)(A0>B0) FA<B = (A1<B1) + ( A1=B1)(A0<B0) FA=B=(A1=B1)(A0=B0)
A1 B1
A2 B2
A3 B3
IA＞B IA＜B IA=B F A=B C0 低位片 FA＜B FA＞B
C1 高位片 FA＜B FA＞B
IA=B F A=B
FA=B
FA＜B
FA＞B
输出
8
采用串联扩展方式数值比较器
用四片74LS85组成16位数值比较器（串联扩展方式）。
B3A3~B0A0
A0 B 0 A1 B 1 A2 B 2 A3 B 3
11
Si
B
（1） 1位半加器（Half Adder）
不考虑低位进位，将两个1位二进制数A、B相加的器件。 • 半加器的真值表
A B
S = A B =1 半加器的真值表
• 逻辑表达式
A
0 1
B
0 0
&
S
0 1
C
0
C=AB 0
S = AB+ AB C = AB
如用与非门实现最少要几个门?
0
1
1
1
1
0
A B Ci CO
A B
CO
A B Ci
S Co
AB
( A B)Ci
FA>B = (A1>B1) + ( A1=B1)(A0>B0) FA<B = (A1<B1) + ( A1=B1)(A0<B0) FA=B=(A1=B1)(A0=B0)
A1 B1
A2 B2
A3 B3
IA＞B IA＜B IA=B F A=B C0 低位片 FA＜B FA＞B
C1 高位片 FA＜B FA＞B
IA=B F A=B
FA=B
FA＜B
FA＞B
输出
8
采用串联扩展方式数值比较器
用四片74LS85组成16位数值比较器（串联扩展方式）。
B3A3~B0A0
A0 B 0 A1 B 1 A2 B 2 A3 B 3
11
Si
B
（1） 1位半加器（Half Adder）
不考虑低位进位，将两个1位二进制数A、B相加的器件。 • 半加器的真值表
A B
S = A B =1 半加器的真值表
• 逻辑表达式
A
0 1
B
0 0
&
S
0 1
C
0
C=AB 0
S = AB+ AB C = AB
如用与非门实现最少要几个门?
0
1
1
1
1
0
A B Ci CO
A B
CO
A B Ci
S Co
AB
( A B)Ci
数字电子技术(第四版)(孙津平)章 (4)
图 3.22 例8的连接图
3. 例9
试用八选一数据选择器74LS151产生逻辑函数
解 把逻辑函数变换成最小项表达式：
八选一数据选择器的输出逻辑函数表达式为
若将式中A2、A1、A0用A、B、C来代替, D0=D1=D3= D6=1, D2=D4=D5=D7=0，画出该逻辑函数的逻辑图， 如图 3.23所示。
1. 74LS151是一种典型的集成电路数据选择器。 如图3.21所示 是74LS151的管脚排列图。 它有三个地址端A2A1A0。 可选择
D0～D7八个数据， 具有两个互补输出端W和Ｗ。 其功能如表3.12
所示。
图 3.21 74LS151 （a） 符号图; (b) 管脚图
2. 例 8 用两片74LS151连接成一个十六选一的数据选择器。 解 十六选一的数据选择器的地址输入端有四位， 最高
止工作。
图3.18 例7的连接图
3.4 数据选择器和数据分配器
3.4.1 数据选择器
数据选择器按要求从多路输入选择一路输出， 根据输入端 的个数分为四选一、 八选一等等。 其功能相当于如图3.19所示 的单刀多掷开关。
图3.19 数据选择器示意图
如图3.20所示是四选一选择器的逻辑图和符号图。 其
2. 非二进制编码器(以二-十进制编码器为例) 二-十进制编码器是指用四位二进制代码表示一位十进制数 的编码电路， 也称１0线-４线编码器。四位二进制代码共有16 种组合状态， 而0～9共10个数字只用其中 10 个状态， 所以二-十进制编码方案很多。 最常见是8421 BCD码编码器，
如图3.7所示。 其中,输入信号I0～I9代表0～9共10个十进制信号， 输出信号Y0～Y3为相应二进制代码。
话铃响用1表示， 铃没响用0表示。 当优先级别高 的信号有效时， 低级别的则不起作用， 这时用×表示； 用
4-5-三-数据选择器比较器全加器
8/1数据选择器 应用—并入串出
例：用数据选择器2片74LS153（4选1）、 译码芯片74LS247（4-7段译码器）和数码 器管，使电路在任意时刻现实“2”、 “0”、“1”、“2”四个数字。
电路图
数值比较器—原理
1位数值比较器：
数值比较器—原理
2位数值比较器
多位2进制数进行比较时，如果高位已经比较出“ 多位2进制数进行比较时，如果高位已经比较出“〉” 或“〈”，则可直接比较出结果，否则则应进一步比较低位。 ，则可直接比较出结果，否则则应进一步比较低位。
加法器—全加器
全加器（ ）：能进行加数、被加数 全加器（Full Adder）： ）： 以及低位的进位信号的加法运算。
1位全加器—74LS183
和输出 进位输入 进位输出
加法器—串行进位加法器
两个多位二进制数相加，必须利用全加器， 两个多位二进制数相加，必须利用全加器，1 位二进制数相加用1个全加器， 位二进制数相加用1个全加器，n 位二进制数 个全加器。 相加用n个全加器。只要将低位的进位输出接 到高位的进位输入。 到高位的进位输入。
当 G = 0时 ， Y ＝ D 0 A1 A0 + D1 A1 A0 + D 2 A1 A0 + D 3 A1 A0 = D 0 m 0 + D1m1 + D 2 m 2 + D 3 m 3 Y =
2 n −1 i=0
∑Dm
i
i
可以当做一个变量处理： 一般Di可以当做一个变量处理： 可以取原变量；反变量； 可以取原变量；反变量；0；1。 i=1时 对应的最小项在式中出现） （Di=1时，对应的最小项在式中出现）
② 当A2A1A0=100~111时： 时 因为A ， 所以，这时选中2选 中的 即 选 的 数据 中的D 因为 2=1，所以，这时选中 选 1中的 1(即4选1的Y2)数据 输出，也即选中 中的某路数据输出。 输出，也即选中D4~D7中的某路数据输出。 可用真值表来理解（p95表3-17）,请列出真值表。 可用真值表来理解（ 表 ） 请列出真值表。 请列出真值表 同理，可用5片 选 连接后扩为 连接后扩为16选 ， 同理，可用 片4选1连接后扩为 选1，请同学们自行分析要 求扩充的输入端更多时，例如4选 扩为 扩为32选 ， 求扩充的输入端更多时，例如 选1扩为 选1，或64选1， 选 ， 甚至更多时， 甚至更多时，则显然能显示出用译码器作片选功能的优越 性。
数字电路第四章组合逻辑电路
(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC
（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表， 求出输出方程。 解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式 两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、 画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除 时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普 通编码器不同，优先编码器允许多个输入信号同时有效， 但它只按其中优先级别最高的有效输入信号编码，对级 别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n
数据选择器（MUX）
数据选择器（MUX）4.4.3 数据选择器(MUX)数据选择器原理集成数据选择器数据选择器扩展数据选择器应用(MUX-Multiplexer)11. 数据选择器原理数据选择器功能: 将多路输入数据中由n位通道选择信号确定的其中一路数据传送到输出端。
又称为“多路选择器”或“多路(数字)开关”。
数据输入D0 D1 DN-1n位通道选择信号（N=2n）同相或 Y 反相输出数据选择器功能示意图2…数据选择器原理例: 一种4-1MUX的功能表逻辑符号： S1 S0 0 0 1 1 0 1 0 1 F D0 D1 D2 D3S1 S0 F 4-1MUX D0 D1 D2 D3输出表达式: F = S 1 S 0 D 0 + S 1 S 0 D1 + S 1 S 0 D 2 + S 1 S 0 D 3= m0 D0 + m1 D1 + m2 D2 + m3 D3= ∑ mi Dii =03(其中mi是由通道选择信号S1,S0构成的最小项)3MUX的输出信号一般表达式2n -1 MUX的输出信号一般表达式：F = m 0 D 0 + m1 D1 + ? ? ? + m 2 n ? 1 D 2 n ? 1 =2 n ?1 i=0∑m Dii（其中mi 是n 位通道选择信号构成的最小项）42. 集成数据选择器例：8-1 MUX 74151S2X功能表使能 E 1 0 0 0 0 0 0 0 0 输出 Y 0 D0 D1 D2 D3 D4 D5 D6 D7 Y 1 D0 D1 D2 D3 D4 D5 D6 D7通道选择 S1 S0X X输出表达式为：Y = E (∑ mi Di )i =07（mi 是S2,S1,S0构成的最小项）0 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 1574151逻辑符号与引脚排列D0 D1 D2 D3 D4 D5 D6 D7 E S2 S1 S0Y8YD3 D2 D1 D0 Y Y G GND11674HC151Vcc D4 D5 D6 D7 S0 S1 S274LS151 74HC1516具有三态输出的集成数据选择器例：8-1 MUX 74251 功能表S2X通道选择 S1 S0X X0 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 1使能 E 1 0 0 0 0 0 0 0 0输出 Y Z D0 D1 D2 D3 D4 D5 D6 D7 Y Z D0 D1 D2 D3 D4 D5 D6 D7(Z:高阻态)73. 数据选择器扩展例：用2片74151扩展成16-1MUXY ≥1 Y &- 通道扩展YY 74151(2)YG A 2 A1 S00 E S2 S 1 AD7 D6 D 5 D4 D 3 D2 D1 D0 1E A2 A 0 G S2 S11SA 0D7 D 6 D5 D4 D3 D2 D 1 D0D15 D14 D13 D12 D11 D10 D 9D8S A A A A33 S2 2 S11 S00D7 D6 D 5 D4 D3 D2 D1 D08数据选择器扩展 - 位扩展例：两位数的8-1 数据选择电路 S2 S1 S0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y1 Y0 I10 I00 I11 I01 I12 I02 I13 I03 I14 I04 I15 I05 I16 I06 I17 I07 I17 I10 I11D0 D1I00 I01D0 D18-1 MUXY0I07D7 S ~S E 2 08-1 MUXY1D7 S ~S E 2 03S2~ S0 E94. 数据选择器应用-多通道数据传输例：I 0 8-1 I 1 MUX I2 I3 Y I4 I5 I6 I 7 S2 S1 S0S2 S1 S0公共数据线Y0 Y1 Y2 Y3 D Y4 Y5 Y6 A2 A1A0 Y71-8 DEMUXA2 A1 A0利用数据选择器与数据分配器实现多路数据的分时传输10数据选择器应用-实现逻辑函数任何逻辑函数都可表示成最小项之和形式：F =∑ m （此 m 是由F的输入变量构成的最小项）i iiMUX的输出表达式： Y =∑2 n ?1i =0mi Di(此mi是由通道选择信号构成的最小项)一般，当用具有n个通道选择端的MUX实现n变量的逻辑函数时，只需将逻辑函数的输入变量与MUX的通道选择端一一对应，并令逻辑函数中mi所对应MUX输出表达式中的Di=1，其余项对应的Di=0，即可实现。
第十课时：数据选择器、数值比较器、加法器
比 较 输 入 A3 B3 A3 >B3 A3 <B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A2 B2 × × A2 >B2 A2 <B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A1 B1 × × × × A1 >B1 A1 <B1 A1 =B1 A1 =B1 A1 =B1 A1 =B1 A1 =B1 A0 B0 × × × × × × A0 >B0 A0 <B0 A0 =B0 A0 =B0 A0 =B0 级 联 输 入 A'>B' A'<B' A'=B' × × × × × × × × × × × × × × × × × × × × × × × × 1 0 0 0 1 0 0 0 1 输 出
2 n 1 i 0
Dm
i
i
（2）提供了地址变量的全部最小项。
（3）一般情况下，Di可以当作一个变量处理。
因为任何组合逻辑函数总可以用最小项之和的标准形 式构成。所以，利用数据选择器的输入Di来选择地址变量 组成的最小项mi，可以实现任何所需的组合逻辑函数。
基本步骤 逻辑函数
n个地址变量的 数据选择器， 不需要增加门 电路，最多可 实现n＋1个变 量的函数。
B3 A'<B' A'=B' A'>B' A>B A=B A<B GND (a) TTL 数值比较器引脚图
A2 A=B A'>B' A'<B' A' =B' A1 VSS (b) CMOS 数值比较器引脚图
2 n 1 i 0
Dm
i
i
（2）提供了地址变量的全部最小项。
（3）一般情况下，Di可以当作一个变量处理。
因为任何组合逻辑函数总可以用最小项之和的标准形 式构成。所以，利用数据选择器的输入Di来选择地址变量 组成的最小项mi，可以实现任何所需的组合逻辑函数。
基本步骤 逻辑函数
n个地址变量的 数据选择器， 不需要增加门 电路，最多可 实现n＋1个变 量的函数。
B3 A'<B' A'=B' A'>B' A>B A=B A<B GND (a) TTL 数值比较器引脚图
A2 A=B A'>B' A'<B' A' =B' A1 VSS (b) CMOS 数值比较器引脚图
第四章 数据选择器、数值比较器、加法器、竞争冒险
若 令A1 A0 BC 分析： 选择地址输入，令A1A0=AB（可任意选择） F A B C A BC A BC ABC F AB C ABC ABC ABC A （B C A （BC ） A （BC） A（BC ） ） ( AB) C ( AB)C ( AB)C ( AB)C 1 BC ） A ( BC ) 0 BC A BC） （ （
将F与Y对照可得
D0 1, D1 C , D2 C , D3 0
19
A1 A, A0 B, D0 1, D1 C , D2 C , D3 0
F
B A
“1”
C
20
【例3】设计一个用3个开关控制灯的逻 辑电路，要求任一个开关都能控制灯的 由亮到灭或由灭到亮。 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 1 1 0 1 0 0 1
24
4.3.3 数据选择器
8选1数据选择器74HC151的输出端逻辑式为
Y ( A2 A1 A0 ) D0 ( A2 A1 A0 ) D1 ( A2 A1 A0 ) D2 ( A2 A1 A0 ) D3 ( A2 A1 A0 ) D ( A2 A1 A0 ) D5 ( A2 A1 A0 ) D6 ( A2 A1 A0 ) D7
25
4.3.3 数据选择器
比较上面两式，令: A2＝A，A1＝B， A0=C，D1＝D2＝D3=0， D0＝D4=D5=D6=D7=1
故其外部接线图如图所示
Y A B C A2 A1 Y 74HC 151 S Y’
A 0 D 0 D 1 D 2 D 3 D 4 D5 D 6 D 7
将F与Y对照可得
D0 1, D1 C , D2 C , D3 0
19
A1 A, A0 B, D0 1, D1 C , D2 C , D3 0
F
B A
“1”
C
20
【例3】设计一个用3个开关控制灯的逻 辑电路，要求任一个开关都能控制灯的 由亮到灭或由灭到亮。 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 1 1 0 1 0 0 1
24
4.3.3 数据选择器
8选1数据选择器74HC151的输出端逻辑式为
Y ( A2 A1 A0 ) D0 ( A2 A1 A0 ) D1 ( A2 A1 A0 ) D2 ( A2 A1 A0 ) D3 ( A2 A1 A0 ) D ( A2 A1 A0 ) D5 ( A2 A1 A0 ) D6 ( A2 A1 A0 ) D7
25
4.3.3 数据选择器
比较上面两式，令: A2＝A，A1＝B， A0=C，D1＝D2＝D3=0， D0＝D4=D5=D6=D7=1
故其外部接线图如图所示
Y A B C A2 A1 Y 74HC 151 S Y’
A 0 D 0 D 1 D 2 D 3 D 4 D5 D 6 D 7
组合逻辑器件dd4
逻辑图
6
2. 键盘输入 键盘输入8421BCD码编码器 码编码器
S0~S9 代表 十个按键，即对应十进制数 十个按键，即对应十进制数0~9输入 输入 为输出代码(A为最高位 鍵，ABCD为输出代码 为最高位 ， 为输出代码 为最高位)， GS为使能标志。 为使能标志。 为使能标志 该编码器为输入低电平有效。 该编码器为输入低电平有效。
4
1.
4线—2线编码器 线 线编码器
输入 I1 I2 0 0 1 0 0 1 0 0 输出 Y1 Y0 0 0 0 1 1 0 1 1
功能表
I0 1 0 0 0
I3 0 0 0 1
逻辑表达式
5
逻辑功能
中的某一个输入为1 当 I0~I3 中的某一个输入为 时 ， 输 即为相对应的代码。 出Y1Y0即为相对应的代码。
（4）逻辑表达式
(5)引脚图 引脚图
14
复习
（1）逻辑图 ） （2编码器 线优先编码器74148
15
EI2＝0，编码器工作。I15， EO2＝EI1I150，I，片0Ⅱ ， 编码器工作。 …I8任一为低电平， 如 I15…I8 不编码， 任一为低电平 …I 不编码 ， 高位片的编码优先级别高于低位片， 最高， 任 高位片的编码优先级别高于低位片， ＝最高7，I0最 编码。 EI＝EIⅠ编码器禁止编码。 一为低电平， 1＝1， 。 编码。 编码。 编码。 EO2，片，编码器禁止编码。 一为低电平 2＝1， 编码片Ⅰ不编码 ， 低。 16
二进制译码器的一般原理图
X0
n个输入端 个输入端 2n个输出端 使能输入端EI 使能输入端
X1 Xn-1
二进制 译码器
Y0 Y1 Y2n-1
EI使能输入20
数字电路数据选择器
B
A
C
“1”
利用数据选择器直接实现逻辑函数产生器的一般步骤
例 试用74LS151产生逻辑函数
a、将函数变换成最小项表达式
b、将使能端接有效电平
c、地址信号作为函数的输入变量（注意高低位）
d、数据输入作为控制信号
L=m3D3+ m5D5+ m6D6+ m7D7
于是当 D3=D5=D6=D7=1 和 D0=D1=D2=D4=0 时， 74151的输出即为逻辑函数L
控制Di ，就可得到不同的逻辑函数。
D7
W
Y
EN
74LS151
D6
D5
D4
D3
D2
D1
D0
C
B
A
0
2. 数据选择器实现逻辑函数产生器—直接产生
◆ 逻辑函数产生器
将地址码输入A1A0逻辑变量 其余逻辑变量Di 称剩余函数
构成需要的逻辑函数
例：用四选一实现函数
解：
D0
D1
D2
D3
*
“0”
n变量逻辑函数的最小项表达式：
*
例：用8选1数据选择器实现函数
*
（2）用2n选一数据选择器实现m变量逻辑函数（m>n） a 扩展法—将2n选一数据选择器扩展为2m选一数据选择器 例：用8选1数据选择器实现
b 降维图法
卡诺图的维数——卡诺图的变量数。
降维卡诺图——某些变量作为卡诺图内的值。
*
( 5 )上述组合逻辑器件除了具有其基本功能外，还可用来设 计组合逻辑电路。应用中规模组合逻辑器件进行组合逻 辑电路设计的一般原则是：使用MSI芯片的个数和品种 型号最少，芯片之间的连线最少； ( 6 )用MSI芯片设计组合逻辑电路最简单和最常用的方法 ： 用数据选择器设计多输入、单输出的逻辑函数； 用译码器设计多输入、多输出的逻辑函数。
A
C
“1”
利用数据选择器直接实现逻辑函数产生器的一般步骤
例 试用74LS151产生逻辑函数
a、将函数变换成最小项表达式
b、将使能端接有效电平
c、地址信号作为函数的输入变量（注意高低位）
d、数据输入作为控制信号
L=m3D3+ m5D5+ m6D6+ m7D7
于是当 D3=D5=D6=D7=1 和 D0=D1=D2=D4=0 时， 74151的输出即为逻辑函数L
控制Di ，就可得到不同的逻辑函数。
D7
W
Y
EN
74LS151
D6
D5
D4
D3
D2
D1
D0
C
B
A
0
2. 数据选择器实现逻辑函数产生器—直接产生
◆ 逻辑函数产生器
将地址码输入A1A0逻辑变量 其余逻辑变量Di 称剩余函数
构成需要的逻辑函数
例：用四选一实现函数
解：
D0
D1
D2
D3
*
“0”
n变量逻辑函数的最小项表达式：
*
例：用8选1数据选择器实现函数
*
（2）用2n选一数据选择器实现m变量逻辑函数（m>n） a 扩展法—将2n选一数据选择器扩展为2m选一数据选择器 例：用8选1数据选择器实现
b 降维图法
卡诺图的维数——卡诺图的变量数。
降维卡诺图——某些变量作为卡诺图内的值。
*
( 5 )上述组合逻辑器件除了具有其基本功能外，还可用来设 计组合逻辑电路。应用中规模组合逻辑器件进行组合逻 辑电路设计的一般原则是：使用MSI芯片的个数和品种 型号最少，芯片之间的连线最少； ( 6 )用MSI芯片设计组合逻辑电路最简单和最常用的方法 ： 用数据选择器设计多输入、单输出的逻辑函数； 用译码器设计多输入、多输出的逻辑函数。
数字电子技术基础(第四版)-第4章-组合逻辑电路解析PPT课件
-
54
设计实例2：用2N选一数据选择器实现 N+1个变量的逻辑函数。
设计思想： ①将N个变量接数据选择器的选择输入端（即地址端） ②余下的一个变量作为数据选择器的数据输入端。
-
55
例：用74153实现三变量函数。
F (A ,B ,C ) m (1 ,3 ,5 ,6 )
解一：设B接A1，C接A0。
A
' 0
)
m2
'
...
Y7 ' ( A2 A1A0 ) m 7 '
-
45
-
46
-
47
三、用译码器构成函数发生器P186
例1：
请写出Y的逻辑函数式
Y(Y3'Y4'Y5')' Y3Y4 Y5
m3 m4 m5
m(3, 4,5)
Y A 'B C A B 'C ' A B 'C
-
48
例2：用74138构成下 列函数发生器：
F A 'B 'C A 'B C A B 'C A B C ' 0 B 'C ' ( A ' A ) B 'C A B C ' A 'B C
0 m 0 1 m 1 A m 2 A 'm 3
D 0 m 0 D 1 m 1 D 2 m 2 D 3 m 3
-
56
解二：设A接A1，B接A0。
4）画逻辑图（略）
-
31
三、优先编码器 8线-3线优先编码器
74HC148
-
1、功能表
输入：I 0 ~ I 7 ,共8个输入端
4.4 数值比较器(COMP)
A3=B3 A2=B2 A1=B1 A0=B0
A3=B3 A2=B2 A1=B1 A0=B0
IA>B
H L L
IA<B
L H L
IA=B
L L H
FA>B
H L H L H L H L H L L
输出
FA<B FA=B
L
L
HL
L
L
HL
L
L
HL
L
L
HL
L
2. 数值比较器的位数扩展
电子技术基础之数字电路
A0 B0 A1 B1 A2 B2 A3 B3
A0 B0 A1 B1 A2 B2 A3 B3
0
IA>B
0
IA<B
C0
1
IA=B FA=B FA<B FA>B
A4 B4 A5 B5 A6 B6 A7 B7
A0 B0 A1 B1 A2 B2 A3 B3 IA>B
IA＞B
0
IA＜B
C0 低位片
1
IA=B FA=B
FA＜B
FA＞B
A0 B0 IA＞B
IA＜B
A1 B1 A2 B2 A3 B3
C1 高位片
IA=B FA=B
FA＜B
FA＞B
FA=B
FA＜B
FA＞B
输出
在位数较多或比较速度有要求时应采取并联方式
电子技术基础之数字电路
用74LS85组成16位数值比较器（并联扩展方式）
B15A15~B12A12
B15 A15
B12 A12
B11A11~B8A8
B8 A8
B7A7~B4A4
《实验四数据选择器》课件
结束数据采集后，关闭数据 选择器并断开连接
数据选择器的使用注意事项
● 确保数据选择器已正确安装并连接到计算机 ● 确保数据选择器的电源已接通并正常工作 ● 确保数据选择器的输入和输出端口已正确连接 ● 确保数据选择器的设置已正确配置，包括数据格式、采样频率等 ● 确保数据选择器的通信协议已正确设置，包括波特率、数据位、停止位等 ● 确保数据选择器的输入和输出信号已正确连接，包括模拟信号、数字信号等 ● 确保数据选择器的接地已正确处理，避免干扰和损坏 ● 确保数据选择器的使用环境已满足要求，包括温度、湿度、电磁干扰等 ● 确保数据选择器的操作已正确执行，包括启动、停止、数据采集等 ● 确保数据选择器的维护已正确进行，包括清洁、检查、更换等
数据选择器的逻辑功能：实现数据的选择和输出 数据选择器的应用：广泛应用于数字电路、计算机等领域
数据选择器的工作原理
数据选择器是一种 用于选择数据的设 备，通常用于计算 机系统中。
数据选择器的工作原 理是通过控制信号来 选择输入数据中的某 一位或几位，并将其 输出到输出端。
数据选择器的输入 端可以有多个，输 出端只有一个。
技术进步：随着 科技的发展，数 据选择器的性能 将不断提高，如 速度更快、功耗 更低、可靠性更 高等。
应用领域：数据 选择器的应用领 域将不断扩大， 如物联网、大数 据、人工智能等。
未来展望：数据 选择器在未来将 更加智能化、集 成化，成为通信、 计算机等领域的 重要部件。
感谢您的耐心观看
汇报人：
数据选择器的信号处理过程中的输出信号：输出信号可以是数字信号，也可以是模拟信号，取决 于输入信号的类型和选择信号的类型
实验四数据选择器的使 用方法
数据选择器的使用步骤
设置数据选择器的参数，如 选择模式、数据格式等 打开数据选择器的软件界面
数字电子技术 第4章 组合逻辑电路
图 4.3.8 7448逻辑符号图
数字电子技术
/// 16 ///
图4.3.9 7448驱动BS201A数码管的工作电路 图4.3.10 有灭零控制的8位数码显示系统
数字电子技术
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3．译码器的应用 由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用附加的 门电路和译码器实现逻辑函数。
组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
数字电子技术
/// 4 ///
4.1.2 组合逻辑电路的分析
根据逻辑功能的不同特点，可以把数字电路分成两大类，分别是： （1）是组合逻辑电路（简称组合电路） （2）是时序逻辑电路（简称时序电路） 组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
图4.5.6 数值比较器逻辑电路图
4.2.3 优先编码器
识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。 在优先编码器电路中，允许同时输入两个以上编码信号。 在设计优先编码器时已将所有的输入信号按优先顺序排了队，当几个编码信号同时出现时，只 对其中优先权最高的一个进行编码。
1．设计优先编码器线（4线-2 线优先编码器）
图4.1.3 组合逻辑电路设计步骤
数字电子技术
/// 6 ///
4.1.4 组合逻辑电路的竞争和冒险
同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到 达门输入端的时间会有先有后，这种现象称为竞争。
逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲的现象，称为冒险。
图4.1.6 两种冒险波形图
数字电子技术
/// 7 ///
4.2 编码器