第四章 8088的总线操作和时序

基本的总线周期时序分析
若干个 T1 T2 T3 T4 T1 T2 T3 Tw Tw Tw T4 T1 T2
总线周期
总线周期
8088基本的总线周期 由4个T状态组成，记为：T1、 T2、 T3、 T4 等待时钟周期Tw，在总线周期的T3和T4之间插入，总线处于等 待状态
1~2个 T1 T2 T3 T4 Ti Ti T1
（二）、8086与8088在引脚上的区别 8086微处理器
• 16位AD复用 • BHE高八位数据总线允许 • M/IO引脚选择 存储器/接口电路
8088微处理器
8位AD复用 不用 M/IO引脚选择 存储器/接口电路
§3 相关电路知识
常用两种基本电路：三态门和D触发器
一、三态门 （一）NMOS的三态门电路分析 +5V T为低电平时输出为高阻抗(三态) T为高电平时输出为输入的反相 A F
二、8088的引线
A14 A13 A12 A11 A10 A9 A15
SSO
HIGH
A8
8088
(一)、引脚的功能
• (1) 电源、地、时钟信号 – 40 Vcc +5V – 1和20 GND – 19 CLK 5MHz，占空比1/3 • (2) 处理器控制信号 – 21 RESET：输入，高电平有效，复位信号。使微处理器 停止现行操作，并进行初始化：CS置为 FFFFH， 其余寄存器清零、指令队列清空。 – 22 READY：输入，高电平有效，准备就绪引脚。当进行 总线操作时，该引脚有效才可以完成数据传 送操作，否则会一直等待该引脚为有效状态。 – 23 TEST ：输入，低电平有效，测试引脚。当它有效 时，可以使微处理器退出WAIT指令的执行。 – 33 MN/MX：工作方式选择引脚。接高电平表示工作在小 模式，低电平表示工作在大模式。
STB 电平锁存引脚 OE 输出允许引脚
三、在总线中的应用
•常用的总线复用技术： –分时复用：时分技术 –分频复用：频分技术
多路分离总线：进行读写操作时，必须使地址保持
有效，采用锁存器对地址进行锁存
缓冲系统：总线引脚负载超过10个器件，必须经过缓
冲，驱动高容量总线 • 三态门：功率放大、导通开关 • D触发器：信号保持，也可用作导通开关。 • 器件共用总线时，一般使用三态电路。在需要使用总 线的时候打开三态门；不使用总线的时候关闭三态门， 使之处于高阻抗状态。
第四章 8088的总线操作和时序
§1 §2 §3 §4 §5 §6 概述 8088的总线 相关电路知识 8088典型时序分析 IBM PC/XT的CPU系统 计数器和定时器电路
§1 概述
• 一、指令周期、总线周期和T状态 • 二、CPU的时序和存储器以及外设的时 序 • 三、学习CPU时序的目的
一、指令周期、总线周期和T状态
选择8284的 时钟源 外部频率输 入信号
就绪同步选 择输入信号 用来为 RDY1与 RDY2选择 晶体振荡器 一级同步方 引脚，是连 式或二级同 接外接晶体 步方式 的接线端 复位输入信 号，低电平 有效
T
F
T
A
表示反相或低电平有效
（二）三态门符号
A T F A T F
A
T
F
三态门具有单向导通和三态的特性。
（三）常用集成电路芯片 单向，用于地 址总线
74LS系列的74LS245 ， 74LS244 ， Intel系列的8286等。
双向，用于 数据总线
二、D触发器
（一）常用的D触发器
D Q C Q
§4 8088典型时序分析（最小组态）
• 一、读写总线周期（存储器和I/O） • 二、中断响应周期 • 三、系统复位周期
• 8088最小方式下读写总线周期时序。 ALE 信号在 T1 出现，表明一个总线周 期开始，选通外部地址锁存器，锁存AD 总线上的地址信息。 在RD#、WR#等信号的配合下，T3、T4 期间完成数据访问。 T3 上升沿检测READY信号是否有效， 无效时在T3与T4间插入等待状态Tw。
(一)、引脚的功能（续）
– 17 NMI：输入，上升沿有效，不可屏蔽中断请求引脚 – 18 INTR：输入，高电平有效，可屏蔽中断请求引脚 – 32 RD：输出，三态，低电平有效，读控制引脚 • (3) 复用总线引脚 – 9—16 AD0~AD7：地址/数据分时复用引脚，双向，三态 – 38-35 A16 ~A19 /S3~S6：地址/状态分时复用引脚，输出，三态 • (4) 在不同工作方式下定义不同的引脚 – 31 HOLD RQ/GT0 – 30 HLDA RQ/GT1 – 29 WR LOCK 写控制信号变成总线封锁信号 – 28 M/IO S2 – 27 DT/R S1 – 26 DEN S0 – 25 ALE QS1 – 24 INTA QS0 -SSO – 34 HIGH 最小组态 最大组态
§2 8088的总线
• 一、8088的两种组态 • 二、8088的引线
一、8088的两种组态
• 当把8088CPU与存储器和外设构成一个计算机 系统时，根据所连的存储器和外设的规模， 8088可以有两种不同的组态：
最小组态：系统的地址总线由CPU的AD0-AD7,A8A15,A16-A19通过地址锁存器8282构成；数据总线可以直 接供给，也可以通过发送/接收接口片子8286供给；控制 总线直接供给。 最大组态：通过总线控制器8288来形成各种总线周期， 控制信号由8288供给。IBM PC/XT工作在最大模式 两种组态方式的实现：通过MN/MX引脚选择是处于小工作模 式(MN)还是处于大工作模式(MX)。同样是40根引脚，但是在 不同工作模式时，部分引脚的定义又有所不同。
基本的总线周期：存储器读或写；输 入输出端口的读或写；中断响应
二、CPU的时序和存储器以及外设的时序 • 总线周期的组成：8088的基本总线周期 为4个时钟周期，每个时钟周期间隔称为 一个T状态。
总线周期 总线周期
T1
T2
T3
T4
T1
T2
T3
T4
CLK
AD
地址
缓 冲
数
据
地址
缓 冲
数
据
总线周期
总ቤተ መጻሕፍቲ ባይዱ周期
Addr Addr Addr 输出 DATA 输入 Status 输出
8088最小组态下写总线周期时序
一个总线周期 T2 T3 T4
T1 CLK IO/M
LOW = MEMORY READ, HIGH= I/O Write Addr
A19/S6-A16/S3
A15-A8
AD7-AD0 ALE WR DT/R DEN
•8088最小组态下读总线周期时序
BUS CYCLE
T1 CLK IO/M A19/S6- A16/S3 A15-A8 AD7-AD0 ALE RD DT/R DEN
（最小组态）
T2
T3
T4 8 0 8 8 读 总 线 周 期 基 本 定 时
LOW = I/O READ , HIGH= MEM READ
•T3, T4:对于读或写总线周期，AD总线上均为数据。
问题：CPU时序、存储器时序和I/O端 口的时序之间的配合
• （1）早期的计算机设计中，是在设计CPU和
存储器以及外设时协调解决的 • （2）目前，解决方法：在CPU中设计一条准备 就绪READY输入线（存储器或I/O端口输给CPU 的状态线），CPU在T3状态的前沿采样该信号， 当RAM或I/O接口速度不够时，T3与 T4 之间 可插入等待状态 Tw 。 •Ti : 当BIU无访问操作数和取指令的任务时， 8086不执行总线操作，总线周期处于空闲状态 Ti 。
T1
T2
T3
T4
T1
T2
T3
T4
CLK
AD
地址
缓 冲
数
据
地址
缓 冲
数
据
•T1 状态：BIU将RAM或I/O地址放在地址/数据复用总线A/D）上。 •T2 状态： 读总线周期：A/D总线为接收数据做准备。改变线路的方向。 写总线周期： A/D总线上形成待写的数据，且保持到总线周期的 结束(T4)。
器。
一、外围芯片
Intel8282 把AD复用引脚连接到地 址总线上的8位地址锁存器， Intel8286 把AD复用引脚连接到数 据总线上的8位数据缓冲器， Intel8288 大模式下用于总线操作 管理的总线控制器， Intel8284A用于产生时钟信号、准 备就绪信号、复位信号的电路。
二、8284时钟发生驱动器
• 指令的执行：取指令、译码和执行 • 指令周期：执行一条指令所需要的时间 • 总线周期：CPU从存储器或输入输出端口，存 取一个字节所需时间 • 每个总线周期包括4个T状态，每个T状态是 8088中处理动作的最小单位（时钟周期） • 8088的时钟频率为5Mz，一个T状态为200ns， 在IBM-PC中，时钟频率为4.77MHz，一个T状态 为210ns
CLK T1 T2 T3 T4
复 位 时 序
RESET输入 内部RESET BUS
总线浮空 驱动输出到无效状态
分析微机系统启动过程：
•(1)微处理器接收到(连续4个时钟周期以上的) RESET信 号以后，进行初始化工作：CS置为0FFFFH，其余寄存 器清零，指令队列清空。 •(2)从存储器0FFFF0H处开始执行程序，一般在此处 放置一条跳转指令，例如：JMP 0F000H:0E05BH跳到 系统复位程序开始的位置。 •(3)判断0040H:0072H处的数据是否是1234H，如果是： 不进行RAM自检；否则进行RAM自检。 •(4)从磁盘的0面0道1扇区装入引导程序，装到 0000:7C00H处，执行引导程序。 •(5)按引导程序的指令，顺序装入其他程序模块，完成操 作系统的引导工作。