第三章 存储系统 习题课
第3章习题答案
第3章习题答案习题31. Cache－主存存储系统和主存－辅存存储系统有何不同？2. SRAM和DRAM的主要差别是什么？3. 假设某存储器具有32位地址线和32位数据线，请问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由1M×8位SRAM芯片组成，需要多少片？4. 某32位计算机系统采用半导体存储器，其地址码是32位，若使用4M×8位的DRAM芯片组成64MB主存，并采用内存条的形式，问：（1）若每个内存条为4M×32位，共需要多少内存条？（2）每个内存条内共有多少片DRAM芯片？（3）主存需要多少DRAM芯片？5. 一个512K×16的存储器，由64K×1的2164 DRAM芯片构成（芯片内是4个128×128结构），问：（1）共需要多少个DRAM芯片？（2）若采用分散式刷新方式，单元刷新间隔不超过2ms，则刷新信号的周期是多少？（3）若采用集中式刷新方式，读写周期为0.1μs，存储器刷新一遍最少用多少时间？6. 某主存系统中，其地址空间0000H～1FFFH为ROM区域，ROM芯片为8K×8位，从地址6000H开始，用8K×4位的SRAM芯片组成一个16K×8位的RAM区域，假设RAM芯片有和信号控制端。
CPU地址总线为A15～A0，数据总线为D7～D0，读/写控制信，访存允许信号为，要求：号为R/（1）写出地址译码方案；（2）画出主存与CPU的连接图。
7. 设主存储器容量为64M字，字长为64位，模块数m=8，分别用顺序方式和交叉方式进行组织。
主存储器的存储周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。
若按地址顺序连续读取16个字，问顺序存储器和交叉存储器的带宽各是多少？8. 设某计算机访问一次主存储器的时间如下：传送地址需1个时钟周期，读/写需4个时钟周期，数据传送1个时钟周期，采用下述主存结构按地址顺序连续读取16个字的数据块，各需多少时钟周期？（1）单字宽主存，一次只能读/写1个字。
第三章存储系统(习题解答)
第三章存储系统(习题解答)————————————————————————————————作者：————————————————————————————————日期：第三章存储系统（习题参考答案）1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴ 该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。
（选择两个512K×32位的存储体）2. 已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K×16位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为1024K×64位，共需几个模块板？（2）每个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？解：(1)最大主存空间为：226×64位，每个模块板容量为：1024K×64位=220×64位设：共需模块板数为m：则：m=（226×64位）/（220×64位）= 64 (块)(2). 设每个模块板内有DRAM芯片数为n:n=(/) ×(64/16)=16 (片)(3) 主存共需DRAM芯片为：m×n = 64×16=1024 (片)每个模块板有16片DRAM芯片，容量为1024K×64位，需20根地址线(A19~A0)完成模块板内存储单元寻址。
一共有64块模块板，采用6根高位地址线(A25~A20)，通过6:64译码器译码,产生片选信号对各模块板进行选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
计算机组成原理第三章习题课
3
RAM：1K×4位—>1K×8位
D7－D0
D7－D4 RAM1 1K×4 CS CS
D3－D0 RAM2 1K×4 CS
A9－A0 A9－A0
A9－A0
2、字存储容量扩展
• 增加地址线，使得存储器单元数增加 • 连接方式：三组信号线中
– 地址总线和数据总线公用 – 多余的地址线用来片选
1、20位地址，32位字长
（2）由512K×8位的芯片构成，需要多少片 存储器：1M×32位 512K →1M：说明有容量扩展 8位→32位：说明有字长扩展 8 →32 需要： (1M/512K)×(32位/ 8位) ＝ 2×4 ＝8
1、20位地址，32位字长
（3）需要多少位地址作为芯片选择 512K×8位→1M×32位 芯片选择只和地址线相关 512K＝2 512K 219，即有19根地址线 19 1M ＝220，即有20根地址线 多余的一根地址线一定是做片选的 ∴需要1根地址线作为片选
3、16K×8位—>64K×32位
RAM1 RAM2 RAM3 RAM4 CS CS CS CS
字长扩展 16K×8位—>16K×32位
16K×32位 16K×32位 16K×32位
容量扩展 16K×32位—>64K×32位
A15 A14 A13－A0
3、16K×8位—>64K×32位
错误： 1、只看到了A13－A0，缺少A15、A14 2、数据总线、地址总线，一定要标明起止符 号，例如A13－A0， D7－D0 3、三组信号线要全部标明
7. 某机器中，已知配有一个地址空间为(0000—1FFF)16 的ROM区域，现在用一个 用一个SRAM芯片（8K×8位）形 芯片（ × 位 用一个 芯片 成一个16K×16位的 位的RAM区域 区域，起始地址为（2000） 成一个 × 位的 区域 16 。假设SRAM芯片有CS和WE控制端，CPU地址总 线A15-A0 ，数据总线为D15-D0 ，控制信号为R / W （读 / 写），MREQ（当存储器读或写时，该信号 指示地址总线上的地址是有效的）。 分析：一个RAM区，一个ROM区 RAM ROM 其中RAM需要容量扩展 由8K×8位芯片构成1—>16K×16位（容量扩展） 共需要4片芯片，每两片构成8K×16位单元 字长扩展不改变地址分配，容量扩展才会改变
最新计算机系统结构第三章 存储系统教学讲义ppt课件
考虑到地址总线与数据总线的拥挤问题，一个Tm周期里发送的多个访问请求 最好彼此错开Tm/n时间，如P140图3.11所示，否则实现的复杂度会增加。
2003.3.1
计算机系统结构
8
计算平均加速倍数（P141）：
求主存地 A址 nj： k 求结构参 j数 nA， ：kAmond
其中：n ── 存储体个数，A ── 主存地址， j ── 体内地址， k ── 体序号（ k = 0，1，2，…，n-1 ）
• 例3.1 已知 n = 4，问主存地址13是在几号体的几号单元？ 解：
由于 n = 4，体选译码信号使用主存地址的最低 log2n = 2位，所以 地址13（其二进制为1101B）对应的体号k = 1（即01B）、体内地址j = 3 （即11B），也就是说，地址13位于1号体的3号单元（参看前一页插图）。
– CPU cost/performance, Pipelined Execution
CPU-DRAM Gap
1000
CPU
“Moore’s Law”
µProc 60%/yr.
100 10
1
Processor-Memory Performance Gap: (grows 50% / year)
DRAM DRAM 7%/yr.
g
2003.3.1
计算机系统结构
Байду номын сангаас
11
例题：P203，题5
解：已知Kn
1(1 g)n g
，其中g
0.1，依题意有
Kn1
1(1 g
第三章存储系统练习题（含答案）
第三章存储系统练习题一、选择题1. 存储器是计算机系统中的记忆设备，它主要用来（C ）。
A. 存放数据B. 存放程序C. 存放数据和程序D. 存放微程序2. 存储单元是指（B ）。
A. 存放一个二进制信息位的存储元B. 存放一个机器字的所有存储元的集合C. 存放一个字节的所有存储元的集合D. 存放两个字节的所有存储元的集合3. 计算机的存储器采用分级存储体系的主要目的是（D ）。
A. 便于读/写数据B. 减小机箱的体积C. 便于系统升级D. 解决存储容量、价格和存取速度之间的矛盾4. 和外存储器相比，内存储器的特点是（C ）。
A. 容量大，速度快，成本低B. 容量大，速度慢，成本高C. 容量小，速度快，成本高D. 容量小，速度快，成本低5. 某计算机字长16位，它的存储容量64KB，若按字编址，那么它的寻址范围是（ B ）。
A. 0~（64K-1）B. 0~(32K-1)C. 0~64KBD. 0~32KB6. 某SRAM芯片，其存储容量为64K×16位，该芯片的地址线和数据线数目为（ D ）。
A. 64,16B. 16,64C. 64,8D. 16,167. 相联存储器是按（ C ）进行寻址的存储器。
A. 地址指定方式B. 堆栈存取方式C. 内容指定方式D. 地址指定与堆栈存取方式结合8. 主存储器和CPU之间增加Cache的目的是（ A ）。
A. 解决CPU和主存之间的速度匹配问题B. 扩大主存储器的容量C. 扩大CPU中通用寄存器的数量D. 既扩大主存容量又扩大CPU通用寄存器数量9. 采用虚拟存储器的主要目的是（ B ）。
A. 提高主存储器的存取速度B. 扩大主存储器的存储空间，且能进行自动管理和调度C. 提高外存储器的存取速度D. 扩大外存储器的存储空间10. 常用的虚拟存储系统由（ A ）两级存储器组成，其中辅存是大容量的磁表面存储器。
A. 主存-辅存B. cache-主存C. cache-辅存D. 通用寄存器-主存11. 在虚拟存储器中，当程序正在执行时，由（ D ）完成地址映射。
第三章 存储系统练习题(答案)_2
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•17
25、在Cache的地址映射中，若主存中的 任意一块均可映射到Cache内的任意一行 的位置上，则这种方法称为(A) 。
A.全相联映射； B.直接映射； C.组相联映射； D.混合映射。
B. 16，64；
C. 64，8；
D. 16，16。
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6、一个16K×32位的存储器，其地址线和 数据线的总和是( B)。
A. 48； B. 46； C. 36。
7、一个512KB的（SRAM）存储器，其地 址线和数据线的总和是(C)。
A. 17； B. 19； C. 27。
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主存，而外存与CPU之间则没有直接通 路。
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27、下列说法中正确的是( C ) 。 A. 虚拟存储器技术提高了计算机的速度； B.若主存由两部分组成，容量分别为2n和
2m，则主存地址共需要n+m位； C.闪存是一种高密度、非易失性的读/写
半导体存储器； D.存取时间是指连续两次读操作所需最
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•2
4、计算机的存储器采用分级存储体系（多 级结构）的主要目的是( D)。
A. 便于读/写数据；
B. 减小机箱的体积；
C. 便于系统升级；
D.解决存储容量、价格和存取速度之间的 矛盾。
5、某SRAM芯片，其存储容量为64K×16 位，该芯片的地址线和数据线数目为( D)
A. 64，16；
•28
5、因为DRAM是破坏性读出，必须不 断地刷新。(错)
6、RAM中的任何一个单元都可以随时 访问。(对)
第3章 习题及解答
第3章习题解答3-1 解释下列名词：存储元，存储单元，存储体，存储容量，存取周期。
答：基本存储元是用来存储一位二进制信息0或1。
存储单元需要n个存储元才能组成一个存储单元。
存储体是存储单元的集合。
存储容量就是存储器可以容纳的二进制信息的数量，常以字节（Byte）为单位。
存储周期时间是指存储器完成一次的存取操作所需的时间，即存储器进行两次连续、独立的操作（或读写）之间所需的时间，用TM表示。
3-2 存储器是怎么分类的？主存储器主要有哪些技术指标？计算机的存储系统为什么要由几个层次组成？主要有哪些层次？答：可根据存储元件的性能及使用方法进行不同的分类；按存储器按存储介质分类, 可分为磁存储器、半导体存储器和光存储器。
按照存取方式不同，存储器可分为RAM，SAM，DAM，ROM。
按信息可保存性的不同，存储器可分为易失性存储器和永久性存储器。
存储器的主要指标有存储容量，存取速度和存储器带宽。
对存储器的要求是容量大、存取速度快、成本低。
但是在一个存储器中同时要满足这三个方面的要求是很困难的。
为了解决这方面的矛盾，现代计算机的存储器采用三级存储系统，它们是缓冲存储器、主存储器和外存储器。
3-3 存储器的功能是什么？答：存储器是计算机中信息的存放地，是CPU与外界进行数据交流的窗口，是计算机中的核心组成部分。
3-4 半导体DRAM和SRAM的主要差别是什么？为什么DRAM芯片的地址一般要分两次接收？答：顾名思义，静态RAM的数据更新之后能够自保持，而动态RAM的数据需要不断动态刷新才能自保持。
DRAM一般容量大，内部存储单元多采用行+列结构，为了进一步降低芯片的封装成本，为了避免地址口线数量过多，因此进行随机操作时多需要分两次传输。
3-5 ROM分几类？各类的优缺点如何？并说明在计算机主存中设置ROM区域的目的。
答：根据半导体制造工艺的不同，可分为MROM、PROM、EPROM、EEPROM和Flash Memory。
计算机系统结构-第三章(习题解答)
计算机系统结构-第三章(习题解答)1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
计算机组成原理课后习题参考答案
计算机组成原理答案第一章计算机系统概论1．比较数字计算机和模拟计算机的特点。
解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的；数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。
两者主要区别见P1 表1.1。
2．数字计算机如何分类？分类的依据是什么？解：分类：数字计算机分为专用计算机和通用计算机。
通用计算机又分为巨型机、大型机、中型机、小型机、微型机和单片机六类。
分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。
通用机的分类依据主要是体积、简易性、功率损耗、性能指标、数据存储容量、指令系统规模和机器价格等因素。
4．冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。
存储程序：将解题的程序（指令序列）存放到存储器中；程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。
主要组成部分有：（控制器、运算器）（CPU的两部分组成）、存储器、输入设备、输出设备（I/O设备）。
5．什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。
单元地址：简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。
数据字：若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。
指令字：若某计算机字代表一条指令或指令的一部分，则称指令字。
6．什么是指令？什么是程序？解：指令：计算机所执行的每一个基本的操作。
程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。
7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的信息即为数据信息。
计算机系统结构-第三章(习题解答)
⑷
方式1：16个模块高位交叉
方式2：16个模块并行访问
方式3：16个模块低位交叉
注意：并行访问存储器和低位交叉访问存储器很相象，只不过，并行访问存储器使用存储模块号（存储体号）来对已经输出的结果进行选择，而低位交叉访问存储器则用来生成对存储模块（存储体）的片选信号，他通过流水的方式来提高访问的速度。
前者用一套存储器控制电路，后者用多套（与交叉模块数相等）存储器控制电路。
方式4：2路高位交叉8路低位交叉
方式5：4路高位交叉4路低位交叉
方式6：4路并行访问4路低位交叉
结论：Cache的命中率与地址流分布情况、替换算法、相联度等因素有关。
⑻
Cache命中率为：H=15/16=93.75%。
Visual FoxPro 第三章课后习题及答案
V isual FoxPro 第三章课后习题及答案一、填空题1、创建查询可以使用查询设计器和查询向导。
2、写出查询设计器中以下选项卡的功能。
（1）“字段”选项卡用于指定所需的字段和字段函数。
（2）“联接”选项卡用于编辑联接条件。
（3）“筛选”选项卡用于为查询设置筛选条件。
（4）“排序依据”选项卡用于指定排序的字段和排序方式。
（5）“分组依据”选项卡用于为查询结果分组。
3、在项目管理器中运行查询时，先选择查询文件，再单击“运行”按钮。
4、在项目管理器中先选择查询，再单击“修改”按钮，可以修改选定的查询。
5、使用SQL的SELECT语句将查询结果存储在一个临时表中，应使用Select * into 临时表form 表子句。
6、使用SQL的SELECT语句进行命令分组查询时，应使用ON.WHERE HA VING子句。
7、在项目管理器中运行视图时，先选择视图，再单击“运行”按钮。
8、在项目管理器中先选择视图，再单击“修改”按钮，可以修改选定的视图。
9、本地视图用于更新本地计算机存储的数据，远程视图用于更新远程服务器上存储的数据。
10、视图设计器中的“更新条件”选项卡用于设置允许使用视图更新表字段的条件。
二、判断题（×）1、运行查询时，系统默认在屏幕上显示查询结果。
（×）2、在查询设计器中新建查询时，只有先保存查询，才能运行查询。
（×）3、查询两个表的数据时，这两个表之间可以不建立联接。
（×）4、视图只能更新一个表的数据。
（√）5、查询和视图都可以在浏览窗口输出数据。
三、单项选择题1、以下关于查询描述正确的是（ D ）A、不能根据自由表建立查询B、只能根据自由表建立查询C、只能根据数据库表建立查询D、可以根据数据库表和自由表建立查询2、Visual FoxPro默认的查询去向是（C ）A、主窗口B、表C、浏览窗口D、报表文件3、下列叙述正确的是（ B ）A、视图是独立的文件，它存储在数据库中B、视图不是独立的文件，它存储在数据库中C、视图是独立的文件，它存储在视图文件中D、视图的输出去向可以是浏览窗口或表4、在V isual FoxPro中，以下关于视图描述中错误的是（D ）A、通过视图可以对表进行查询B、通过视图可以对表进行更新C、视图是一个虚表D、视图就是一种查询5、以下关于视图的描述正确的是（B）A、视图保存在项目文件中B、视图保存在数据库文件中C、视图保存在表文件中D、视图保存在视图文件中6、查询设计器和视图设计器的主要不同表现在于（ B ）A、查询设计器有“更新条件”选项卡，没有“查询去向”选项B、查询设计器没有“更新条件”选项卡，有“查询去向”选项C、视图设计器没有“更新条件”选项卡，有“查询去向”选项D、视图设计器有“更新条件”选项卡，也有“查询去向”选项四、多项选择题1、下列叙述正确的是（ABC）A、查询设计器可以创建查询B、查询设计器可以修改查询C、查询向导可以创建查询D、查询向导可以修改查询2、在查询设计器中设计查询时，运行查询可以使用的方法是（ABCD）A、单击“常用”工具栏的“运行”按钮B、选择“程序”---→“运行”命令C、选择“查询”---→“运行查询“命令D、单击项目管理器的“运行”按钮3、设计查询时，查询去向可以是（ABD）A、浏览窗口B、表C、内存变量D、报表文件4、下列叙述正确的是（AC ）A、查询和视图都可以在浏览窗口中显示数据B、查询和视图都可以在浏览窗口中更新数据C、查询可以显示数据，视图可以更新数据D、查询可以更新数据，视图可以显示数据五、对ZGGL.DBC数据库的ZGDA.DBF表和GZ0501.DBF表，写出下列命令：1 、查询ZGDA.DBF表的所有数据。
第3章存储系统习题-文档资料
2. 每个模块内共有多少片RAM芯片？
3. 主存共需多少RAM芯片？CPU如何选择个模块条？ 【解】 1. 由于主存地址码给定 18 位，所以最大存储空间为218 ， 主存的最大容量为 256K B；而每个模块条的存储容量 为 32K ，故需要 8 个模块条。 2. 因为使用4K×4位的芯片，所以模块内需要芯片 16 片。 模块内采用 字位同时 扩展方式。 3. 主存共需要 128 RAM芯片。
字长 8 位，所以数据线有 8 根， 加上控制线 片选 信号和 读写 信号，电源线和地线，
所以该芯片引出线的最小数目应为 26 2. 地址范围为 0000 H~ 3FFF H。 根。
【第二题】模块化存储器设计。已知某8位机的主存采用半导 体存储器，地址码为18位，若使用4K×4位RAM芯片组成该 机所允许的最大主存空间，并选用模块条的形式，问： 1. 若每个模块条为32K×8位，共需几个模块条？
32K×8位的模块条的构成：
模块条内使用16个4K×4位的RAM芯片拼成8组4K×8位， 地址码的低12位(A0~A11)直接接到芯片地址输入端， 地址码的高3位(A14~A12)通过3:8译码器输出，分别接到8组 芯片的选片端。
WE D3~D0 D7~D4 4K×4 4K×4 4K×4 4K×4
一、填空
计算机中的存储器是用来存放 程序和数据 的。
存储器系统的层次结构是为了使整个计算机的存储系 统在 容量和价格 上接近最外层的存储器，在 性能 上 接近最里层的存储器。 对DRAM进行操作，有 读、写和刷新 三种操作类型。
平衡CPU的执行速度和主存的存 cache的目的是 取速度不匹配的矛盾 。
• DRAM——动态随机存储器
• ROM——只读存储器
计算机系统结构 第三章(习题解答)分析
1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
2. 要求完成一个两层存储系统的容量设计。
计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯ (2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
系统结构第三章答案 存储系统
一、在页式虚拟存储器中，一个程序由0~4 共5 个虚页组成，在程序执行过程中，访存虚页地址流为：0，1，0，4，3，0，2，3，1，3假设分配给这个程序的主存空间有3 个实页，分别采用FIFO、LRU 和OPT 替换算法进行替换调度。
（1）分别画出3 种替换算法对主存3 个实页位置的使用过程。
（2）分别计算3 种替换算法的主存命中率。
解（1）分别用FIFO、LRU 和OPT 替换算法对主存3 个实页位置的使用过程如图（2）由使用过程可得：FIFO 替换算法的主存命中率为：H1=2/10=0.20；LRU 替换算法的主存命中率为：H2=4/10=0.40；OPT 替换算法的主存命中率为：H3=5/10=0.50。
二、有一个Cache 存储器，主存有8 块（0~7），Cache 有4 块（0~3），采用组相联映像，组内块数为2 块。
采用LRU 替换算法。
（1）写出主存地址和Cache 地址的格式，并指出各字段的长度。
（2）指出主存各块与Cache 各块之间的映像关系。
（3）某程序运行过程中，访存的主存块地址流为：1，2，4，1，3，7，0，1，2，5，4，6，4，7，2说明该程序访存对Cache 的块位置的使用情况，指出发生块失效且块争用的时刻，计算Cache 命中率。
解：（1）采用组相联映像时，主存地址格式和Cache 地址格式为：主存按Cache 大小划分为区，主存容量为8 块，Cache 容量为4 块，故主存分为2 个区，区号E 的长度为1 位。
组内有2 块，故组内块号B 和b 的长度都是1 位。
Cache 被分为2 组，故组号g 的长度是1 位；主存的一个区也被分为2 组，故区内组号G 的长度也是1 位。
块内地址W 和w 的长度由块的大小确定，由本题给出的条件，不能确定块的大小，因而不能确定W 和w 的长度。
（2）组相联映像规定：主存的组到Cache 的组之间是直接映像，对应组的块之间是全相联映像。
存储器系统习题课
一、CPU的地址总线16根(A15—A0，A0为低位)；双向数据总线8根(D7—D0)，控制总线中与主存有关的信号有：访存控制信号MREQ#低电平有效，读/写命令信号WE#（高电平读，低电平写）。
主存地址空间分配如下：0—1FFFH为系统程序区，由只读存储芯片组成；2000H-7FFFH为用户程序区, 由SRAM芯片组成。
现有如下存储器芯片：EPROM：8K×8位(控制端仅有CE#);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，（1）说明选哪些存储器芯片，选多少片。
（2）写出分析过程，画出主存储器与CPU 的连接图。
解： (1) 主存地址空间：16根地址线寻址——64K 0000 ~ FFFFH0-FFFH为系统程序区8KB ,由只读存储芯片EPROM：8K×8位组成。
2000H-7FFFH为用户程序区24KB, 由SRAM芯片:3片 8K×8位组成。
片内寻址：8K芯片——片内13根 A12~A0；2K芯片——片内11根 A10~A0片间寻址：前32KB A15A14A13： 000； 001；010；011连线图二、设存储器的读/写周期为0.5µs，1M位的存储单元排列成1024 1024位的 DRAM芯片， CPU在1µs内至少要访问一次。
（1）若采用集中刷新，刷新周期最短是多长时间？（2）若采用异步刷新，刷新周期是2 ms，每隔多长时间对芯片刷新一行？（3）若采用分散式刷新，刷新周期是多长时间？解：（1）若采用集中刷新，刷新时间是 0.5µs*1024=512µs（2）若采用异步刷新，刷新周期是2 ms，每隔2ms/1024=1.93µs 时间对芯片刷新一行（3）若采用分散式刷新，刷新周期是1µs*1024=1024µs三、有一个cache－主存存储层次。
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• 可以将图中的A15与A10接线颠倒一下， 可以将图中的A15与A10接线颠倒一下， A15 接线颠倒一下 原来的7C00H~7FFFH 原来的7C00H~7FFFH A15~A10=011111） （A15~A10=011111）就变为 • F800H~FBFFH（A15~A10=111110）， F800H~FBFFH（A15~A10=111110）， 与另一部分FC00H~FFFFH FC00H~FFFFH成为地址连 与另一部分FC00H~FFFFH成为地址连 续的存储器。 续的存储器。 • 6、试用Intel 2116构成64K X 8bit的存储 试用Intel 2116构成 构成64K 8bit的存储 该存储器采用奇偶校验。 器，该存储器采用奇偶校验。 • （1）求共需要多少片2116芯片？ 求共需要多少片2116芯片？ 2116芯片 • （2）画出存储体连接示意图； 画出存储体连接示意图； • （3）写出各芯片RAS*和CAS*的形成条 写出各芯片RAS* CAS*的形成条 RAS*和 件；
• 6、RAM中的任何一个单元都可以随时 RAM中的任何一个单元都可以随时 访问。 访问。 • 7、ROM中的任何一个单元不能随机访 ROM中的任何一个单元不能随机访 问。 一般情况下，ROM和RAM在主存储 8、一般情况下，ROM和RAM在主存储 器中是统一编址的。 器中是统一编址的。 在当今的计算机系统中， • 9、在当今的计算机系统中，存储器是数 据传送的中心， 据传送的中心，但访问存储器的请求是 CPU或I/O发出的 发出的。 由CPU或I/O发出的。 • 10、EPROM是可改写的，因而也是随机 10、EPROM是可改写的 是可改写的， 存储器的一种。 存储器的一种。 • 11、DRAM和SRAM都是易失性半导体存 11、DRAM和SRAM都是易失性半导体存 储器。 储器。
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二、判断题 1、多体交叉存储器主要解决扩充容量的 问题。 问题。 双端口存储器之所以能高速读写， 2、双端口存储器之所以能高速读写，是 因为采用了流水技术。 因为采用了流水技术。 CPU和内存之间增加cache的目的 和内存之间增加cache 3、在CPU和内存之间增加cache的目的 是为了增加内存容量， 是为了增加内存容量，同时加快存取速 度。 CPU访问存储器的时间是由存储体的 4、CPU访问存储器的时间是由存储体的 容量决定的，容量越大， 容量决定的，容量越大，访问存储器所 需时间越长。 需时间越长。 因为DRAM是破坏性读出， DRAM是破坏性读出 5、因为DRAM是破坏性读出，必须不断 地刷新。 地刷新。
• （4）若芯片内部存储元排列成128 X 128 若芯片内部存储元排列成128 的矩阵，芯片刷新周期2ms 2ms， 的矩阵，芯片刷新周期2ms，采用异步刷 新方式， 新方式，问存储器的刷新信号周期是多 少？ • 解题要点：用DRAM芯片组成存储器时， 解题要点： DRAM芯片组成存储器时 芯片组成存储器时， 通常只画存储体的构成，而不画与CPU 通常只画存储体的构成，而不画与CPU 的连接 • 解答 （1）16K X 1位作8片位扩展得16K 1位作 片位扩展得16K 位作8 8的模板 再用4 的模板； X 8的模板；再用4块该模板进行字扩展 8的存储器 的存储器。 得64K X 8的存储器。 • RAS* CAS* ∴共需要（8 +1）X 共需要（ +1） A6 • 4=36片2116芯片 芯片。 4=36片2116芯片。 16K X 1bit • A0 Intel 2116 （2）存储器连接示意图 WE* • Din Dout 如下： 如下： ~
• 12、半导体RAM进行读写操作时，必须 12、半导体RAM进行读写操作时， RAM进行读写操作时 先接受（ 信号，再接受（ 先接受（ ）信号，再接受（ ）信号和 信号。 （ ）信号。 • 13、当我们说16位微机的主存储器容量 13、当我们说16 16位微机的主存储器容量 640KB时 表示主存储器有（ 是640KB时，表示主存储器有（ ）Bytes 存储器空间，地址号码是从（ 存储器空间，地址号码是从（ ）号地址 号地址（ 到（ ）号地址（本题均要求写出具体十 进制数值）。 进制数值）。 • 14、建立高速缓冲存储器的理论依据是 14、 （ ）。 • 15、虚拟存储器运行时，CPU根据程序 15、虚拟存储器运行时，CPU根据程序 指令生成的地址是（ ），该地址经过转 指令生成的地址是（ ），该地址经过转 换形成（ 换形成（ t2 t2=t1+△ t2=t1+△t
• 解答 续：（3）各片RAS*、CAS*的形 ：（3 各片RAS* CAS*的形 RAS*、 成条件： 成条件： • RAS0*=（A15*•A14* • t1）* *=（ A t1） • CAS0*=（A15*•A14* • t2）* *=（ t2） A • RAS1*=（A15*•A14 • t1）* *=（ A t1） • CAS1*=（A15*•A14 • t2）* *=（ A t2） • RAS2*=（A15•A14* • t1）* *=（ t1） A • CAS2*=（A15•A14* • t2）* *=（ t2） A • RAS3*=（A15•A14 • t1）* *=（ A t1） *=（ • CAS3*=（A15•A14 • t2）* A t2）
RAS3* CAS3* 1 16K X 1 2 3 4 5 6 7 8 9 WE*
RAS2* CAS2*
RAS1* CAS1*
RAS0* CAS0*
16K X 1
16K X 1
16K X 1
A6~A0 A13~A7） （A13~A7） R/W A14 A15
WE*Dout
WE* Din
WE*
D8~D0 Y0 Y1 Y2 Y3 t1
• 6、存储芯片并联的目的是为了（ ）， 、存储芯片并联的目的是为了（ 串联的目的是为了（ 串联的目的是为了（ ）。 • 7、三级存储系统是指（ ）这三级。 这三级。 、三级存储系统是指（ • 8、在多层次存储系统中，上一层次的存 、在多层次存储系统中， 储器比下一层次存储器（ 储器比下一层次存储器（ ）、（ ）， 每位成本高。 每位成本高。 • 9、闪存特别适合于（ ）式微机系统， 、闪存特别适合于（ 式微机系统， 被誉为（ 被誉为（ ）而成为代替磁盘的一种理想 工具。 工具。 • 10、相联存储器是按（ ）访问的存储器， 、相联存储器是按（ 访问的存储器， 同时也具备按（ 访问的能力。 同时也具备按（ ）访问的能力。 • 11、双端口存储器和多体交叉存储器属 、 存储器结构。前者采用（ 于（ ）存储器结构。前者采用（ ）并 行技术，后者采用（ 并行技术。 行技术，后者采用（ ）并行技术。
2114芯片 如图连接。 芯片， 5、有4片Intel 2114芯片，如图连接。问：
MREQ
A15 A14
与 与 与
A10 A9 A0
CPU
D7 ┇ R/W D0
~
~
A9~A0 CS 21142114-1 WE
I/O3~I/O0
A9~A0 CS 21142114-2 WE
…
I/O3~I/O0
A9~A0 CS 21142114-3 WE
I/O3~I/O0
A9~A0 CS 21142114-4 WE
I/O3~I/O0
…
…
…
• （1）图示的连接组成了几部分存储区域？ 图示的连接组成了几部分存储区域？ 共有多大的存储容量？字长是多少？ 共有多大的存储容量？字长是多少？ • 解答：图中组成了两部分存储区域； 解答：图中组成了两部分存储区域； • 容量为2K X 8，即字长8位。 容量为2K 8，即字长8 • （2）写出每部分存储区域的地址范围。 写出每部分存储区域的地址范围。 • 解答：第1、2片2114地址范围是 解答： 2114地址范围是 地址范围是—— • FC00H~FFFFH（A15~A10=111111）； FC00H~FFFFH（A15~A10=111111）； • 第3、4片2114地址范围是 2114地址范围是 地址范围是—— • 7C00H~7FFFH（A15~A10=011111）。 7C00H~7FFFH（A15~A10=011111）。 • （3）说明图中存储器的地址是否连续， 说明图中存储器的地址是否连续， 若不连续， 若不连续，怎样修改才能使存储器的地 址是连续的？ 址是连续的？ • 解答：图中存储器的地址不是连续的； 解答：图中存储器的地址不是连续的；
• 解答：DRAM还要有动态刷新电路；。 解答：DRAM还要有动态刷新电路 还要有动态刷新电路；。 • 另外，一般DRAM地址引线一般只有一 另外，一般DRAM DRAM地址引线一般只有一 半（约），用RAS、CAS来区分接收的是 ），用RAS、CAS来区分接收的是 行地址或列地址； 行地址或列地址； • DRAM没有CS引脚，芯片扩展时用RAS代 DRAM没有CS引脚 芯片扩展时用RAS 没有CS引脚， RAS代 替其作用。 替其作用。 • 4、设有存储器容量为1MB，字长为32位， 设有存储器容量为1MB 字长为32 1MB， 32位 若按以下方式编址，请写出地址寄存器、 若按以下方式编址，请写出地址寄存器、 数据寄存器各为多少位？ 数据寄存器各为多少位？编址范围为多 大？ • （1）按字节编址； 按字节编址； • （2）按半字编址； 按半字编址； • （3）按字编址。 按字编址。
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第三章 存储系统 习题课 一、填空题 某计算机字长16bit 16bit， 1、某计算机字长16bit，存储器存储容量 1MB，若按字编址， 为1MB，若按字编址，那么它的寻址范 围是（ 围是（ ）。 SRAM芯片容量为 芯片容量为512 8位 2、某SRAM芯片容量为512 X 8位，除电 源和地线外， 源和地线外，该芯片的引出线最小数目 应为（ 应为（ ）。 DRAM靠 存储信息， 3、DRAM靠（ ）存储信息，所以需要 定期（ 定期（ ）。 DRAM存储器中 存储器中， 4、在DRAM存储器中，存储器的读出时 间比写入时间（ 间比写入时间（ ）。 主存储器的性能指标主要是（ 5、主存储器的性能指标主要是（ ）、 （ ）、存储周期和存储器带宽。主存用 ）、存储周期和存储器带宽。 存储周期和存储器带宽 来区分不同的存储单元。 （ ）来区分不同的存储单元。