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图11-6 Synplify的 综合后门级电路图
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
VHDL 或
Verilog HDL
HDL Analyst
Synplify 综合
Altera 器件工艺库
设计 .sdc 约束文件
Synplify Verilog
.srr 报告 .tlg 文件
end ad5510;
architecture ADCTRL of ad5510 is
type adsstates is (sta0,sta1);
--定义两个状态变量
signal ads_state,next_ads_state : adsstates;
signal lock : std_logic;
工具栏 菜单 按钮面板
标签 Tcl 命令窗
状态栏 项目浏览窗口
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
1. 输入设计
图11-3 Synplify 新建项目对话框
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
2. 选择合适的目标器件 3. 综合前控制设置 4. 综合 5. 结果检测
WHEN OTHERS => ADck<='0'; lock<='0'; dclk<='1';next_ads_state <= sta0;
END CASE ;
接下页
K 康芯科技 X
END PROCESS; PROCESS (CLK,rst) BEGIN
(4) 装载仿真模块和仿真库
图11-17 装载设计模块
(5) 执行仿真库
图11-18 ModelSim的仿真观察窗
K 康芯科技 X
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(5) 执行仿真库
图11-19 ModelSim的波形观察窗
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
实验与设计
K 康芯科技 X
模拟信号输入 时钟CLK
FPGA
地址发生计数器
双口RAM
高速ADC
A/D采样控制器
分频器
DAC
波形数据输出
Y 示波器 X
DAC 锯齿波
图11-27 存储示波器结构简图
实验与设计
K 康芯科技 X
图11-28 TLC5510引脚图
实验与设计
K 康芯科技 X
图11-29 TLC5510采样时序图
(4) 实验报告：叙述Synplify与MAX+plusII的接口流程，给出详细实验 报告。
实验与设计
K 康芯科技 X
11-2 采用高速ADC TLC5510的简易存储示波器设计
(1) 实验目的：学习利用FPGA控制高速ADC、示波器显示控制方 法等。
(2) 实验原理：图11-27所示的是存储示波器结构图，FPGA中的 ADC采样控制器负责ADC对模拟信号的采样，并将ADC转换好的 数据送到双口RAM中存储，由地址发生计数器产生RAM的地址信 号。当完成1至数个周期被测信号的采样后，在地址发生计数器的 地址扫描下，将存于RAM中的数据通过外部的DAC进入示波器的 Y端；与此同时，地址发生计数器的地址信号分频后通过另一个 DAC构成锯齿波信号，进入示波器的X端。从而实现存储示波器的 功能。
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
步骤
(4) 导入SDF文件
图11-26
ModelSim 对cnt4的部 分仿真波形
习题
K 康芯科技 X
11-1 使用ModelSim进行行为仿真、功能仿真和时序仿真有哪些步 骤？在此，行为仿真与功能仿真的区别是什么？
11-2 试使用Synplify Pro综合一个VHDL描述的设计，然后在 MAX+plusII中完成适配。
实验与设计
K 康芯科技 X
St 0
St 1
ADck<='1'; lock<='1'; dclk<='0';
图11-30 TLC5510采样控制状态图
ADck<='0'; lock<='0'; dclk<='1';
实验与设计
K 康芯科技 X
图11-31 TLC5510采样控制器模块图
【例11-2】-- TLC5510 采样控制示例
end cnt4; architecture behave of cnt4 is signal count : std_logic_vector (3 downto 0);
begin process (clk, rst)
begin if rst = '1' then count <= (others => '0');
elsif rising_edge(clk) then if ld = '1' then count <= d;
elsif ce = '1' then count <= count + 1; end if; end if;
end process; q <= count; end behave;
K 康芯科技 X
VHDL文本编辑
SYNPLIFY FPGAEXPRESS FPGA COMPILERII
LEONARDO
………
逻辑综合器
结构综合器
FPGA/CPLD 编程下载
时序与功能 门级仿真
图11-1 EDA工程接口流程
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
1. 输入设计
图11-2 Synplify Pro 启动后界面
11.3 ModelSim与MAX+plusII的接口
步骤 (2) 建立VITAL库
图11-24 建立 VITAL库
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
步骤
(3) 编译库文件
图11-25 ModelSim的
Compile HDL Source Files 对 话框
ADck : out std_logic;
-- TLC5510的CLK
ADoe : out std_logic;
-- TLC5510的OE
data : out std_logic_vector(7 downto 0);-- 8位数据
dclk : out std_logic );
-- 数据输出锁存信号
HDL .vm 网表
文件
VHDL .vhm 网表
文件
.edf 或
.tdf
AHDL设计文件 EDIF网表文件
MAX+plusII Compiler
RTL仿真器
图11-7 Synplify 与Altera接口流程
K 康芯科技 X
11.3 ModelSim与MAX+ຫໍສະໝຸດ BaidulusII的接口
1. VHDL
IEEE VHDL’87和’93标准：IEEE Std. 1076-’87 & ‘93。 VHDL多值逻辑系统标准：IEEE 1164-1993。
begin
ads : PROCESS( ads_state) -- A/D 采样控制状态机
BEGIN
CASE ads_state IS
WHEN sta0 => ADck<='1'; lock<='1'; dclk<='0';next_ads_state <= sta1;
WHEN sta1 => ADck<='0'; lock<='0'; dclk<='1';next_ads_state <= sta0;
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
3. VITAL VITAL2.2b 和 VITAL’95 (IEEE 1076.4-1995)。 VITAL 2000。
4. SDF(Standard Delay Format，标准延迟格式) SDF标准：SDF 1.0～3.0。
实验与设计
K 康芯科技 X
11-1 EDA工具接口实验
(1) 实验目的：了解MAX+plusⅡ与Synplify的接口方式，用Synplify辅助 设计。 (2) 实验内容1：按照11.2节所述内容和步骤，按Synplify与MAX+plusII 的接口流程，完成cnt.vhd的Synplify综合、EDIF文件导入、硬件测试。 (3) 实 验 内 容 2 ： 试 用 Synplify对 第 1 0 章 中 例 子 进 行 综 合 ， 分 析 与 用 MAX+plusII综合的不同。
library IEEE;
K 康芯科技 X
use IEEE.STD_LOGIC_1164.ALL;
entity ad5510 is
port( rst : in std_logic;
-- 复位
clk : in std_logic;
-- 采样控制 Clock 输入
d : in std_logic_vector(7 downto 0);-- 8位A/D数据
11.3 ModelSim与MAX+plusII的接口
步骤
(2) 生成仿真文件 (3) 在ModelSim中作编译前设置
(4) 仿真
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
步骤 (1) MAX+plusII 编译前设置
图11-23 ModelSim 编译前设置
K 康芯科技 X
LEONARDO
………
逻辑综合器
结构综合器
FPGA/CPLD 编程下载
时序与功能 门级仿真
图11-1 EDA工程接口流程
11.1 EDA软件接口流程
K 康芯科技 X
VHDL文本编辑
VHDL 仿真 1、行为仿真 2、功能仿真 3、时序仿真
FPGA/CPLD 器件和电路系统
综合
FPGA/CPLD 适配
VHDL标准数学程序包：IEEE 1076.2-1996。
2. Verilog
IEEE Verilog标准：IEEE 1364-’95。 IEEE Verilog2001标准：IEEE1364-2001(部分支持)。 OVI Verilog LRM 2.0( 大 部 分 支 持 。 OVI：Open Verilog International)。 PLI 1.0 (PLI：Programming Language Interface)。 VCD (Value Change Dump)。
【例11-1】
K 康芯科技 X
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;
entity cnt4 is port (d : in std_logic_vector (3 downto 0);
ld, ce, clk, rst : in std_logic; q : out std_logic_vector (3 downto 0));
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(1) 启动ModelSim
图11-13 ModelSim的启动界面
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(2) 建立仿真工程项目
图11-14 ModelSim的 Create Project 对话框
步骤 (1) MAX+plusII编译前设置
图11-20 ModelSim的Create Project对话框 图11-21 输出网表文件设置
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
步骤 (1) MAX+plusII编译前设置
图11-22 Compiler子窗口界面
K 康芯科技 X
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(3) 编译仿真文件。
图11-15 开始编译仿真文件
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(3) 编译仿真文件。
图11-16 ModelSim编译时的提示信息
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
EDA技术实用教程
第11章 EDA工具软件接口
11.1 EDA软件接口流程
K 康芯科技 X
VHDL文本编辑
VHDL 仿真 1、行为仿真 2、功能仿真 3、时序仿真
FPGA/CPLD 器件和电路系统
综合
FPGA/CPLD 适配
VHDL文本编辑
SYNPLIFY FPGAEXPRESS FPGA COMPILERII
11.2 Synplify与MAX+plusII的接口
图11-4 Synplify的RTL 级原理图
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
图11-5 Synplify的综合后门级电路图
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
6. 设定EDF文件为工程 7. 选定EDF文件来源 8. 选定目标器件 9. 编译适配
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
VHDL 或
Verilog HDL
HDL Analyst
Synplify 综合
Altera 器件工艺库
设计 .sdc 约束文件
Synplify Verilog
.srr 报告 .tlg 文件
end ad5510;
architecture ADCTRL of ad5510 is
type adsstates is (sta0,sta1);
--定义两个状态变量
signal ads_state,next_ads_state : adsstates;
signal lock : std_logic;
工具栏 菜单 按钮面板
标签 Tcl 命令窗
状态栏 项目浏览窗口
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
1. 输入设计
图11-3 Synplify 新建项目对话框
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
2. 选择合适的目标器件 3. 综合前控制设置 4. 综合 5. 结果检测
WHEN OTHERS => ADck<='0'; lock<='0'; dclk<='1';next_ads_state <= sta0;
END CASE ;
接下页
K 康芯科技 X
END PROCESS; PROCESS (CLK,rst) BEGIN
(4) 装载仿真模块和仿真库
图11-17 装载设计模块
(5) 执行仿真库
图11-18 ModelSim的仿真观察窗
K 康芯科技 X
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(5) 执行仿真库
图11-19 ModelSim的波形观察窗
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
实验与设计
K 康芯科技 X
模拟信号输入 时钟CLK
FPGA
地址发生计数器
双口RAM
高速ADC
A/D采样控制器
分频器
DAC
波形数据输出
Y 示波器 X
DAC 锯齿波
图11-27 存储示波器结构简图
实验与设计
K 康芯科技 X
图11-28 TLC5510引脚图
实验与设计
K 康芯科技 X
图11-29 TLC5510采样时序图
(4) 实验报告：叙述Synplify与MAX+plusII的接口流程，给出详细实验 报告。
实验与设计
K 康芯科技 X
11-2 采用高速ADC TLC5510的简易存储示波器设计
(1) 实验目的：学习利用FPGA控制高速ADC、示波器显示控制方 法等。
(2) 实验原理：图11-27所示的是存储示波器结构图，FPGA中的 ADC采样控制器负责ADC对模拟信号的采样，并将ADC转换好的 数据送到双口RAM中存储，由地址发生计数器产生RAM的地址信 号。当完成1至数个周期被测信号的采样后，在地址发生计数器的 地址扫描下，将存于RAM中的数据通过外部的DAC进入示波器的 Y端；与此同时，地址发生计数器的地址信号分频后通过另一个 DAC构成锯齿波信号，进入示波器的X端。从而实现存储示波器的 功能。
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
步骤
(4) 导入SDF文件
图11-26
ModelSim 对cnt4的部 分仿真波形
习题
K 康芯科技 X
11-1 使用ModelSim进行行为仿真、功能仿真和时序仿真有哪些步 骤？在此，行为仿真与功能仿真的区别是什么？
11-2 试使用Synplify Pro综合一个VHDL描述的设计，然后在 MAX+plusII中完成适配。
实验与设计
K 康芯科技 X
St 0
St 1
ADck<='1'; lock<='1'; dclk<='0';
图11-30 TLC5510采样控制状态图
ADck<='0'; lock<='0'; dclk<='1';
实验与设计
K 康芯科技 X
图11-31 TLC5510采样控制器模块图
【例11-2】-- TLC5510 采样控制示例
end cnt4; architecture behave of cnt4 is signal count : std_logic_vector (3 downto 0);
begin process (clk, rst)
begin if rst = '1' then count <= (others => '0');
elsif rising_edge(clk) then if ld = '1' then count <= d;
elsif ce = '1' then count <= count + 1; end if; end if;
end process; q <= count; end behave;
K 康芯科技 X
VHDL文本编辑
SYNPLIFY FPGAEXPRESS FPGA COMPILERII
LEONARDO
………
逻辑综合器
结构综合器
FPGA/CPLD 编程下载
时序与功能 门级仿真
图11-1 EDA工程接口流程
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
1. 输入设计
图11-2 Synplify Pro 启动后界面
11.3 ModelSim与MAX+plusII的接口
步骤 (2) 建立VITAL库
图11-24 建立 VITAL库
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
步骤
(3) 编译库文件
图11-25 ModelSim的
Compile HDL Source Files 对 话框
ADck : out std_logic;
-- TLC5510的CLK
ADoe : out std_logic;
-- TLC5510的OE
data : out std_logic_vector(7 downto 0);-- 8位数据
dclk : out std_logic );
-- 数据输出锁存信号
HDL .vm 网表
文件
VHDL .vhm 网表
文件
.edf 或
.tdf
AHDL设计文件 EDIF网表文件
MAX+plusII Compiler
RTL仿真器
图11-7 Synplify 与Altera接口流程
K 康芯科技 X
11.3 ModelSim与MAX+ຫໍສະໝຸດ BaidulusII的接口
1. VHDL
IEEE VHDL’87和’93标准：IEEE Std. 1076-’87 & ‘93。 VHDL多值逻辑系统标准：IEEE 1164-1993。
begin
ads : PROCESS( ads_state) -- A/D 采样控制状态机
BEGIN
CASE ads_state IS
WHEN sta0 => ADck<='1'; lock<='1'; dclk<='0';next_ads_state <= sta1;
WHEN sta1 => ADck<='0'; lock<='0'; dclk<='1';next_ads_state <= sta0;
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
3. VITAL VITAL2.2b 和 VITAL’95 (IEEE 1076.4-1995)。 VITAL 2000。
4. SDF(Standard Delay Format，标准延迟格式) SDF标准：SDF 1.0～3.0。
实验与设计
K 康芯科技 X
11-1 EDA工具接口实验
(1) 实验目的：了解MAX+plusⅡ与Synplify的接口方式，用Synplify辅助 设计。 (2) 实验内容1：按照11.2节所述内容和步骤，按Synplify与MAX+plusII 的接口流程，完成cnt.vhd的Synplify综合、EDIF文件导入、硬件测试。 (3) 实 验 内 容 2 ： 试 用 Synplify对 第 1 0 章 中 例 子 进 行 综 合 ， 分 析 与 用 MAX+plusII综合的不同。
library IEEE;
K 康芯科技 X
use IEEE.STD_LOGIC_1164.ALL;
entity ad5510 is
port( rst : in std_logic;
-- 复位
clk : in std_logic;
-- 采样控制 Clock 输入
d : in std_logic_vector(7 downto 0);-- 8位A/D数据
11.3 ModelSim与MAX+plusII的接口
步骤
(2) 生成仿真文件 (3) 在ModelSim中作编译前设置
(4) 仿真
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
步骤 (1) MAX+plusII 编译前设置
图11-23 ModelSim 编译前设置
K 康芯科技 X
LEONARDO
………
逻辑综合器
结构综合器
FPGA/CPLD 编程下载
时序与功能 门级仿真
图11-1 EDA工程接口流程
11.1 EDA软件接口流程
K 康芯科技 X
VHDL文本编辑
VHDL 仿真 1、行为仿真 2、功能仿真 3、时序仿真
FPGA/CPLD 器件和电路系统
综合
FPGA/CPLD 适配
VHDL标准数学程序包：IEEE 1076.2-1996。
2. Verilog
IEEE Verilog标准：IEEE 1364-’95。 IEEE Verilog2001标准：IEEE1364-2001(部分支持)。 OVI Verilog LRM 2.0( 大 部 分 支 持 。 OVI：Open Verilog International)。 PLI 1.0 (PLI：Programming Language Interface)。 VCD (Value Change Dump)。
【例11-1】
K 康芯科技 X
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;
entity cnt4 is port (d : in std_logic_vector (3 downto 0);
ld, ce, clk, rst : in std_logic; q : out std_logic_vector (3 downto 0));
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(1) 启动ModelSim
图11-13 ModelSim的启动界面
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(2) 建立仿真工程项目
图11-14 ModelSim的 Create Project 对话框
步骤 (1) MAX+plusII编译前设置
图11-20 ModelSim的Create Project对话框 图11-21 输出网表文件设置
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
步骤 (1) MAX+plusII编译前设置
图11-22 Compiler子窗口界面
K 康芯科技 X
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(3) 编译仿真文件。
图11-15 开始编译仿真文件
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
(3) 编译仿真文件。
图11-16 ModelSim编译时的提示信息
K 康芯科技 X
11.3 ModelSim与MAX+plusII的接口
EDA技术实用教程
第11章 EDA工具软件接口
11.1 EDA软件接口流程
K 康芯科技 X
VHDL文本编辑
VHDL 仿真 1、行为仿真 2、功能仿真 3、时序仿真
FPGA/CPLD 器件和电路系统
综合
FPGA/CPLD 适配
VHDL文本编辑
SYNPLIFY FPGAEXPRESS FPGA COMPILERII
11.2 Synplify与MAX+plusII的接口
图11-4 Synplify的RTL 级原理图
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
图11-5 Synplify的综合后门级电路图
K 康芯科技 X
11.2 Synplify与MAX+plusII的接口
6. 设定EDF文件为工程 7. 选定EDF文件来源 8. 选定目标器件 9. 编译适配