可编程逻辑器件实验EDA-步长可变的加减计数器

实验六步长可变的加减计数器

一、实验目的

1、掌握加减法计数器以及特殊功能计数器的设计原理；

2、用HDL语言设计多功能计数器。

二、硬件需求

EDA/SOPC实验箱一台。

三、实验原理

计数器的步长是指计数器每次的改变量。在很多应用场合，都希望计数器的步长可变。所谓步长可变，也就是计数器的步长是一个不定值，具体是多少是要靠外部干预的，比如外部给定其步长为5，那么该计数器每次要么增加5，要么减少5，也就是说计数器每次的改变量是5。这种步长可变的计数器才具有一定的实际意义，比如在直接数字频率合成DDFS 中的地址累加器就是一个步长可变的递增计数器。

四、实验内容

本实验要完成的任务就是设计一个8位的计数器，步长的改变量要求从0～15，实验中用拨挡开关模块的SW1A～SW4A来作为步长改变量的输入，用按键F1来控制计数器的增减，具体要求为：当F1输入为高时，计数器为步长可变的加计数器；当F1输入为低时，计数器为步长可变的减计数器。计数器输出的Q值用七段数码管模块来表示。实验中计数器的时钟频率为了便于眼睛观察，同上个实验一样用1Hz的时钟。

五、实验步骤

（1）实现程序

本实验采用顶层设计

元件例化

（2）仿真波形图

从仿真波形图可以看出，LED输出波形持续变化，以设定的步长，增减计数，产生相应的七位译码值。

（3）实际结果