基于FPGA的数字电子时钟设计与实现

课程设计(论文)说明书

题目：基于FPGA的数字电子时

钟设计

院（系）：信息与通信学院

专业：微电子学

学生姓名：

学号：**********

指导教师：

职称：实验师

2012 年12 月25 日

一、所用设备与器材

1.1仪器设备

使用仪器设备有FPGA DE2-70开发板、PC机、信号发生器。

图1 FPGA DE2-70开发板图

二．系统方案

2.1 设计思想

利用数字电子技术、EDA设计方法、FPGA等技术，设计、仿真并实现一个基于FPGA的数字电子时钟基本功能，其基本组成框图如图1所示，振荡器采用ALTERA的DE2-70实验板的50MHz输出，分频器将50MHz的方波进行分频进而得到1Hz的标准秒脉冲，时、分、秒计时模块分别由二十四进制时计数器、六十进制分计数器和六十进制秒计数器完成，校时模块完成时和分的校正。扩展功能设计为倒计时功能，从59分55秒至59分59秒，每秒亮一盏灯报时。

2.1.1课题背景

20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能更进一步，产品更新换代的节奏也越来越快。

20世纪80年代末，出现了FPGA(Field Progrommable Gate Array)，CAE 和CAD技术的应用更为广泛，它们在PCB设计的原理图输入，自动布局布线及PCB分析，以及逻辑设计，逻辑仿真布尔综合和化简等方面担任了重要的角色，

为电子设计自动化必须解决的电路建模，标准文档及仿真测试奠定了基础。硬件描述语言是EDA技术的重要组成部分，VHDL是作为电子设计主流硬件的描述语言。本论文就是应用VHDL语言来实现秒表的电路设计。VHDL语言是标准硬件描述语言，它的特点就是能形式化抽样表示电路结构及行为，支持逻辑设计中层次领域的描述，借用了高级语言的精巧结构简化电路描述，具有电路模拟与验证及保证设计的正确性，支持电路由高层向底层的综合变换，便于文档管理，易于理解和设计重用。

EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。

利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。

现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。EDA 设计可分为系统级、电路级和物理实现级。

用VHDL语言开发的流程:

（1）文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。

通常VHDL文件保存为.vhd文件。

（2）功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完

成以后，进行时序仿真）。

（3）逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf

（edif）的EDA工业标准文件。

（4）布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内。

（5）编程下载：确认仿真无误后，将文件下载到芯片中。

本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以24小时的循环计数：具有校对功能。本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在Quartus 工具软件下，采用自顶向下的设计方式，由各个基本模块共同构建了一个基本FPGA的数字钟。

系统主芯片采用EP2C70F896C6，有时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的校时、清零、启停功能。

随着电子技术的发展，数字电路朝着速度快、容量大、体积小、重量轻的方向发展。人们对时间计量的精度要求越来越高，钟表的数字化给人们生产生活带来了极大的方便。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

本次设计以数字电子为主，实现对时、分、秒数字显示的计时装置,周期为24小时，显示满刻度为23时59分59秒，并具有校时功能和报时功能的数字电子钟。课程设计所采用的开发平台：Quartus II是可编程片上系统的综合性设计环境，它支持CPLD和FPGA器件的开发。FPGA (Field Programmable Gate Array）现场可编程门阵列，内部主要由许多可编程逻辑模块组成，靠纵横交错的分布式可编程互连线连接起来，可构成极其复杂的逻辑电路。本次课程设计所采用的FPGA芯片 Cyclone II系列的EP2C70F896C6。

2.2工作原理及系统框图

利用数字电子技术、EDA设计方法、FPGA等技术，设计、仿真并实现一个基于FPGA的数字电子时钟基本功能，其基本组成框图如图1所示，振荡器采用ALTERA的DE2-70实验板的50MHz输出，分频器将50MHz的方波进行分频进而得到1Hz的标准秒脉冲，时、分、秒计时模块分别由二十四进制时计数器、六十进制分计数器和六十进制秒计数器完成，校时模块完成时和分的校正。电子时钟扩展功能为倒计时流水灯。数字电子钟的电路组成框图片如下图: