数字逻辑设计第八章(1)
ASIC第八章-SOC(1)
SoC Design: system architecture+ IC
Motivation of SoC
Application perspective
More complicated system Low cost of computation Higher reliability
Engineering design perspective
SOC设计面临的挑战 可制造性设计（DFM）
对设计人员来说，需要在版图完成以后进行 DFM设计规则检查。 DMA设计规则通常包括金属密度、间距、线宽、 通孔、转角、电流密度等。 DFM设计规则本质上与普通设计规则相互补充 但事实上由于DFM的修正，会对布局布线造成 影响，进而改变原有的一些时序特性，增加了 设计的复杂性。
Design Object Shift
Design Complexity
Density
0.25µm 2000
Timing Closure
SI
Low Power
DFM/Y
0.18µm 2002
0.13µm
90nm 2004
65nm 2006
SOC设计面临的挑战 (1) 集成密度（复杂性）
包含多种功能模块:处理器核、DSP核、数字逻 辑核、存储器核等。IP核的多样性造成了验证 的复杂性。 芯片规模增大，I/O管脚增多，使测试难度增 加。 混合电路设计，要求在高密度下实现数字电路 和模拟电路的集成与信号交互，复杂性增加。
RISC architecture ARM7, ARM9, ARM10, ARM11 MIPS (Microprocessor without interlocked piped stages) RISC architecture MIPS 32, MIPS 64 PowerPC (Developed by IBM、Motorola、 Apple)
数字逻辑设计及应用课程讲稿
第一次课：课程介绍及要求一学时课程教学内容安排：第一章引论第二章数系与代码第三章数字电路第四章组合逻辑设计原理第五章组合逻辑设计实践第七章时序逻辑设计原理第八章时序逻辑设计实践第十章存储器及其在数字逻辑系统实现中的运用第十一章其他的实际问题补充内容模数转换器、数模转换器(ADC/DAC)原理及应用简介课程教学时间安排：第一章引论（计划学时数：2学时）介绍数字逻辑电路的特点、数字逻辑电路在电子系统设计中的地位、数字逻辑电路与模拟电子电路之间的关系、简单介绍EDA设计工具、VHDL语言对数字逻辑设计作用和影响。
第二章数系与代码（计划学时数：6学时）十进制、二进制、八进制和十六进制数的表示方法以及它们之间的相互转换、非十进制数的加减运算；符号数的表达格式以及它们之间的相互转换以及带符号数的补码的加减运算；BCD码、格雷码的特点，它们与二进制数之间的转换关系；简介二进制数的浮点数表达（补充）；第三章数字电路（计划学时数：4学时）作为电子开关运用的二极管、双极型晶体管、MOS场效应管的工作方式；以CMOS倒相器电路的构成及工作状态分析；逻辑电路的静态、动态特性分析，等价的输入、输出模型；特殊的输入输出电路结构：CMOS传输门、施密特触发器输入结构、三态输出结构、漏极开路输出结构；学习了解其他类型的逻辑电路： TTL,ECL等；不同类型、不同工作电压的逻辑电路的输入输出逻辑电平规范值以及它们之间的连接配合的问题。
第四章组合逻辑设计（计划学时数：10学时）逻辑代数的公理、定理，对偶关系，以及在逻辑代数化简时的作用；逻辑函数的表达形式：积之和与和之积标准型、真值表；组合电路的分析：逻辑函数表达式的产生过程及逻辑函数表达式的基本化简方法；组合电路的综合过程：将功能叙述表达为组合逻辑函数的表达形式、逻辑函数表达式的化简—函数化简方法卡诺图化简方法、使用与非门、或非门表达的逻辑函数表达式、逻辑函数的最简表达形式及综合设计的其他问题：无关项的处理、冒险问题和多输出逻辑化简的方法。
数字逻辑与电路设计-笔记
数字逻辑与电路设计-笔记●第一章基础知识●信号概念●模拟信号：数值随时间连续变化●数字信号：数值和时间均离散●数字逻辑电路类型●记忆功能●组合逻辑电路任何时刻的稳定输出仅取决于该时刻的输入，与过去的输入无关●时序逻辑电路输出不仅取决于该时刻的输入，也与过去的输入相关●形式●集成电路●分立电路●器件●TTL●CMOS●数制与转换●基本要素●基数：用到的数字符号个数●位权：用来表示不同数位上数值大小的固定常数值●表示方法●并列表示法普通数字表示法，括号右下角的数字表示进制●多项式表示法表示为数位*位权的和的形式●进制转换●十进制 -> R进制●整数部分：除2取1●1. 短除法●2. 从下到上为高位到低位●小数部分：乘2取整●1、将小数部分乘2●2、若整数部分为0则0，为1则1●3、取位数根据要求精度，未指定则求到第一次为0为止●二进制 <=> 8/16进制●八进制：3位 <-> 1位●16进制：4位 <-> 1位●带符号二进制数码●真值用+/-表示正负的二进制数称为真值●机器码●原码最高位为符号位，0表示正，1表示负，其后为真值●小数的原码：整数位表示正负●反码符号位不变，若为负数则真值部分按位取反●小数反码：整数部分为符号位，正数不变，负数全部取反●整数反码：需要添加符号位●补码符号位不变，真值部分操作与反码相同，若为负数在反码基础上+1（源自反码加法）●特殊规则：补码的补码是原码●加法时若符号位产生进位应该舍弃左溢出的位数●十进制的二进制编码（BCD码）●8421码●4位二进制码从高到低权值为8，4，2，1●后6个码为非法码●加法运算：逢10进1，有进位或出现冗余码时+6调整●2421码●4位二进制码从高到低权值为2，4，2，1●2421码不具备单值性：舍弃重复的更小的码●2421码是对9的自补编码：m按位取反即可得到(9-m)●余3码●8421码+0011形成的无权码（不能通过权值展开表示），每个码都比8421码多3●正在落在中间10位（相比8421前进3位）●转为十进制：用8421码减3●余3码时对9的自补编码●加法运算：如果有进位，结果+3；如果无进位，结果-3●可靠性编码●格雷码●奇偶校验码●第二章逻辑代数基础●电路门●或门●与门●非门●组合：同或门A、B取值相同为1，相异为0，与异或门相对，通常用异或非门表示●逻辑函数表示法●逻辑表达式由逻辑变量，与、或、非运算符构成的表达式●运算规则●两种逻辑表达式●与-或表达式若干与项进行或运算，表示为积相加●最小项/标准与项 (mi)●定义●与项中包含了所有变量（变量或反变量）●每个变量只出现一次●i 的取值规则●原变量用1表示，反变量用0表示●依次排列为二进制串，转为十进制即为i●性质●任意最小项，有且仅有一种变量取值组合使该最小项的值为1，且不同最小项对应取值不同●n个变量的全部最小项相与为1●相同变量构成的两个不同最小项相乘为0●n个变量构成的最小项有n个相邻最小项相邻最小项：只有一个变量相反的最小项●或-与表达式若干或项进行与运算，表示为和相乘●最大项/标准或项 (Mi)●定义：与最小项相同●i 的取值规则：与最小项相同●性质：●任意最大项，有且仅有一种取值组合使该项取值为0，且不同项取值不同●n个变量的全部最大项相与为0●相同变量构成的两个不同最大项相或为1●n个变量构成的最大项有n个相邻最大项●表达式的转换●代数转换法●求标准与-或表达式●将函数表达式变换为一般与-或表达式●反复使用X=X(Y+~Y)●求标准或-与表达式●将函数表达式变换为一般或-与表达式●反复使用A=(A+B)(A+~B)●真值表转换法●求标准与-或表达式：F=1的取值组合●求标准或-与表达式：F=0的取值组合●真值表依次列出一个逻辑函数所有输入变量取值组合以及对应函数值的表格●真值表 -> 逻辑表达式●1、找出F=1的逻辑变量取值●2、把每一组变量写成乘积，不同组相加●逻辑图●波形图●卡诺图表示逻辑变量所有取值组合的小方格所构成的平面图●构成：n变量的全部最小项各用一个小方格表示●二变量卡诺图●n变量卡诺图●每增加一个变量就在右侧/下侧作对称图形●对称轴左边/上边的原数字前+0，右边/下边的原数字前+1●卡诺图是上下、左右代码循环的闭合图形●几何相邻●相接：两方格有共同边●相对：任意一行或一列的两端●相重：对折起来位置重合●性质：可以直观地找到相邻最小项进行合并，依据是并项法●逻辑函数化简以与或表达式化简为主●代数化简法●标准●与项数最少●满足上述条件下每个与项中变量数最少●方法？●并项法●吸收法●消去法●配项法●化为与或表达式●1、对或-与表达式求对偶，得到与-或表达式●2、求最简与-或表达式●3、再次求对偶，得到最简或-与表达式●卡诺图化简法●卡诺圈：将相邻最小项的小方格圈在一起进行合并为一个与项●卡诺圈中同时出现0/1的变量在新与项中被消去●卡诺圈中的对象必须原变量和反变量成对出现●质蕴含项（质项）质蕴含项不是任何其他蕴含项的子集（最大的圈圈）●必要质蕴含项若一个质蕴含项包含不被其他任何蕴含项包含的最小项，则为必要质蕴含项●化简步骤●1、作出卡诺图●2、圈出所有质蕴含项●3、找出所有必要质蕴含项●4、消除重复项，写出所有必要质蕴含项的和●列表化简法●第三章集成门电路和触发器●电路半导体器件●双极型集成电路●晶体管-晶体管电路 TTL●MOS集成电路●PMOS●NMOS●CMOS●电路门的构成●晶体三极管●结构●NPN型●PNP型●三极●e(Emitter)：发射极●b(Base)：基极●c(Collector)：集电极●开关特性●静态特性：三极管有截止、放大、饱和三种工作状态●TTL集成逻辑门电路●触发器●定义一种具有记忆功能的电子器件，由逻辑门加上适当反馈线组成●现态：输入信号作用前的状态，记作Qn或Q●次态：输入信号作用后的状态，记作Qn+1●特点●由两个互补的输出端Q和~Q●有两个稳定状态，两个输出端输出相同是不是稳定状态●在一定输入信号作用下，触发器可以从一个稳定状态转移倒另一个稳定状态，输入信号不变或消失后触发器状态稳定不变●分类●按结构分●基本RS触发器●钟控RS触发器●主从触发器●边沿触发器●按功能分●RS触发器●JK触发器●D触发器●T触发器●按触发方式分●电平触发●脉冲触发●边沿触发●描述方法●功能表反映了触发器在不同输入下对应的功能（如置0/1）●状态表反应在一定输入下，现态和次态之间的转移关系●激励表反应触发器从现态转移到某次态对输入信号的要求●状态图状态表画成有向图的形式●卡诺图状态表画成卡诺图的形式●基本 R-S 触发器直接复位置位触发器的简称●与非门构成●组成：由两个与非门交叉耦合构成●封装●R：置0端/复位端（RESET）●S：置1端/置位端（SET）●输入端小圆圈表明取非（低电平/负脉冲有效）●功能表示●功能表●特性●当输入端连续出现多个脉冲信号，仅第一个信号使触发器反转，可利用此特性消除机械开关震动引起的尖脉冲信号●或非门构成●功能表●钟控 R-S 触发器●组成：由四个与非门，基本R-S触发器+控制门构成●封装●功能表●钟控D触发器●组成：修改钟控R-S的输入端，消除了状态不确定现象，解决了输入约束问题●封装●功能表●钟控 J-K 触发器●组成：钟控RS中添加两条反馈线，也可以解决状态不稳定问题●封装●功能表●钟控T触发器又称计数触发器●组成：把J-K触发器的两个输入端JK连接起来，并把连接在一起的输入端用符号T表示●封装●功能表●主从R-S触发器●结构●上面为从触发器，下面为主触发器●主触发器的输出是从触发器的输入●RD为直接置0端，SD为直接置1端●注意：主从触发器的时钟反相●封装●功能：与R-S触发器一致●第四章组合逻辑电路●第五章同步时序逻辑电路●概念●定义●电路中有统一的时钟信号●存储器件采用钟控触发器●电路状态的改变依赖于输入信号和时钟脉冲信号●现态和次态是针对某个始终脉冲而言的●现态：时钟作用前电路的状态●次态：时钟作用后电路的状态●按输出对输入关系的依从关系分类●Mealy型：输出由状态和输入共同决定●Moore型：输出只由状态决定●自启动/自恢复：无效状态可以自己转换到有效状态●挂起：无法自启动/恢复●描述方法●逻辑函数表达式●输出函数表达式反应电路输出与外部输入、触发器状态的关系●次态函数表达式触发器次态与激励函数、现态的关系（与触发器类型相关）●激励函数表达式电路输入与电路次态之间的关系●状态表状态转移表，表示输入+现态能导出什么样的输出+次态●Mealy型Mealy型输出与输入和现态相关，因此次态与输出绑定，一起与输入绑定●Moore型Moore型输出只与现态有关，状态由输入和现态决定，因此次态与输入绑定，输出点出成一列●状态图●Mealy型●输出写在表示输入的箭头上，格式为输入/输出●Moore型●输出写在表示状态的圈里，格式为状态/输出●时间波形图●作图步骤●1、假设电路初始状态，拟定一输入序列●2、做出状态和输出响应序列●3、根据相应序列画出波形图●时钟端加圈则使下降沿，不加圈则是上升沿●分析方法●表格分析法●判断电路类型和触发器类型●写出输出函数和激励函数表达式●根据表达式列出次态真值表●根据真值表写出状态表和状态图●描述功能●代数分析法●判断电路类型和触发器类型●写出输出函数和激励函数表达式●写出次态方程组●列出状态表和状态图●描述功能●常见功能●模n计数器●模n可逆计数器●序列检测器●可重复序列检测器●设计方法●一般步骤●1、形成原始状态图和原始状态表●确定电路模型●Mealy型所需状态比Moore型少●触发器数量可能一致●设立初始状态●根据需要记忆的信息增加新的状态●确定各时刻电路的输出●作出原始状态表●2、状态化简，求得最小化状态表●n个状态所需触发器数量为m，满足关系：2^m >= n > 2^(m-1)●等效状态●等效对（Si，Sj）对于所有可能的输入序列，分别从状态Si和Sj出发，所得到的输出响应序列完全相同，记作(Si,Sj)为等效对●判断方法：在一位输入的各种取值组合满足●输出相同●次态满足下列情况之一●相同●交错或为各自的现态●次态循环或为等效对●等效类：若干彼此等效的状态构成的集合等效类是一个广义的概念，两个状态或多个状态均可以组成一个等效类，甚至一个状态也可以称为等效类，因为任何状态和它自身必然是等效的●最大等效类：不被任何别的等效类所包含的等效类●化简状态的过程就是寻找出所有最大等效类，每个最大等效类为一个状态●化简方法：隐含表法●隐含表定义●形如对角线砍半的矩阵●横向和纵向的网格数等于n-1●横向从左到右依次标上原状态表中的前n-1个状态●纵向从上到下依次标上原状态表中的后n-1个状态●解题步骤●1、作隐含表●2、寻找等效对●先顺序比较：从上到下，从左到右地比较●直接判断：打√/×●与其他状态相关：填上相关的状态对●再关联比较：指对那些在顺序比较时尚未确定是否等效的状态对作进一步检查。
逻辑门电路及组合逻辑电路
三、逻辑代数运算法则
1.基本运算法则
0·A=0
1·A=A
A·A=A
0+A=A
1+A=1
A+A=A
2.交换律
AB=BA
A+B=B+A
3.结合律
ABC=(AB)C=A(BC)
A+B+C=A+(B+C)=(A+B)+C
4.分配律
四、逻辑函数的化简
(一)应用逻辑代数运算法则化简
1.并项法
利用公式
可将两项并为一项。
2.吸收法
利用公式A+AB=A，将AB项消去。
利用公式
，可消去多余因子。
3.拆项法
利用公式
将某项乘以
，然后拆成两项，再分别与其他项合并。
4.添项法
利用公式A+A=A，可以将函数中重复或多次写入某一项，再合并化简。
第八章 逻辑门电路及组合逻辑电路 8.1 逻辑代数及逻辑门电路
二、逻辑运算及逻辑门
(一)基本逻辑运算与逻辑函数
三种基本运算是：与、或、非（反）。它们都有集成门电路与之对应，与门、或门和非门。
1.“与”逻辑及“与门”
逻辑关系：决定事件的全部条件都满足时，事件才发生。这就是与逻辑。
用1表示开关接通，0表示开关的断开；1表示灯亮，可得如下真表：与逻辑的逻辑表达式为：
不同。相邻的两项可合并为一项，消去一个因子；相邻的四项可合并为一
项，消去两个因子；依此类推，相邻的2n项可合并为一项，消去n个因子。
4)将合并的结果相加，即为所求的最简“与或”式。
数字电路答案第八章
第八章脉冲产生与整形在时序电路中，常常需要用到不同幅度、宽度以及具有陡峭边沿的脉冲信号。
事实上，数字系统几乎离不开脉冲信号。
获取这些脉冲信号的方法通常有两种：直接产生或者利用已有信号变换得到。
本章主要讨论常用的脉冲产生和整形电路的结构、工作原理、性能分析等，常见的脉冲电路有：单稳态触发器、施密特触发器和多谐振荡器。
第一节基本知识、重点与难点一、基本知识（一）常用脉冲产生和整形电路1. 施密特触发器（1）电路特点施密特触发器是常用的脉冲变换和脉冲整形电路。
电路主要有两个特点：一是施密特触发器是电平型触发电路；二是施密特触发器电压传输特性具有回差特性，或称滞回特性。
输入信号在低电平上升过程中，电路输出状态发生转换时对应的输入电平称为正向阈值电压U T+，输入信号在高电平下降过程中，电路状态转换对应的输入电平称为负向阈值电压U T－，U T+与U T－的差值称为回差电压ΔU T。
（2）电路构成及参数施密特触发器有多种构成方式，如：门电路构成、集成施密特触发器、555定时器构成。
主要电路参数：正向阈值电压U T+、负向阈值电压U T－和回差电压ΔU T。
（3）电路应用施密特触发器主要应用范围：波形变换、波形整形和幅度鉴别等。
2. 单稳态触发器（1）电路特点单稳态触发器特点如下：①单稳态触发器有稳态和暂稳态两个不同的工作状态；②在外加触发信号的作用下，触发器可以从稳态翻转到暂稳态，暂稳态维持一段时间，自动返回原稳态；③暂稳态维持时间的长短取决于电路参数R和C。
（2）电路构成及参数单稳态触发器有多种构成方式，如：门电路构成的积分型单稳态触发器、门电路构成的微分型单稳态触发器、集成单稳态触发器、555定时器构成的单稳态触发器等。
主要电路参数：暂稳态的维持时间t w、恢复时间t re 、分辨时间t d、输出脉冲幅度U m。
（3）电路应用单稳态触发器主要应用范围：定时、延时、脉冲波形整形等。
3. 多谐振荡器多谐振荡器是一种自激振荡器，接通电源后，就可以自动产生矩形脉冲，是数字系统中产生脉冲信号的主要电路。
数字逻辑第8章
a0=f(0,0,C)
a2=f(1,0,C)
a0=f(0,0,C) a1=f(0,1,C) a2=f(1,0,C) a3=f(1,1,C)
a0 a1 a2 a3
4路 路 选择 器 x0 x1 X0=A
f
x1=B
用多路选择器实现逻辑函数的步骤
1）确定选用几路选择器 ）
－ 变量n， 变量 ， 选择器 2 n－1
0 1 2 3
4 5 6 7 8 9 10 11 12131415
B3
G3=∑(5, 6, 7, 8, 9) G2=∑(1, 2, 3, 4, 9)
B3 B2 B2
G1=∑(0, 3, 4, 7, 8) G0=∑(0, 2, 4, 6, 8)
B1 B1 B0 B0
G3 G2 G1 G0
利用ROM可以实现组合线路的设计 可以实现组合线路的设计 利用 确定输入输出变量
WE
D4D3D2D1S4 S3 S2 S1 RAM的组成框图 的组成框图
8.33用ROM实现组合逻辑 用 实现组合逻辑 ROM的组成原理 的组成原理
Vcc 0 0
A1 A0
W0 W1W2 W3 A1 A1 A0 A0 m0 m1 m2 m3 与阵列
或阵列 D3 D2 D1 D0
（ ， ） D3 D3=∑（1，3） D2 D2=∑（0，2，3 ） （ ， ， D1 D =∑（1，2，3） （ ， ， ）
地址总线k 地址总线 数据总线n位 数据总线 位
cpu
READ WRITE 准备好了信号
2k 字 n位/字 位字 主存
四、存储器的结构 存储体 D C B A 地 址 缓 冲 译 码 器 x0 16个存储单元 个存储单元 每个单元由若干存储元件构成
数字逻辑设计第8章
进位输出
RCO = QA ⋅ QB ⋅ QC ⋅ QD ⋅ ENT
21
4位二进制计数器74x163
74x163的功能表 的功能表
CLK CLR_L LD_L ENP ENT 工作状态
0 1 1 1 1
0 1 1 1
0 1 0 1 1
同步清零 同步置数 保持 保持, 保持,RCO=0 计数
74x161异步清零 异步清零
计数值不是1111，计数输出+1，计数使能 ，计数输出 ，计数使能CNTEN=1 计数值不是 计数值为1111，GO=1，计数输出 ，计数使能 ， 计数值为 ，计数输出+1，计数使能CNTEN=1 GO=0，计数输出不变，计数使能CNTEN=0 ，计数输出不变，计数使能
44
CNTEN
计满16个脉冲后会停下来，直至 计满 个脉冲后会停下来，直至GO=1。 个脉冲后会停下来 。 GO信号如何接到 信号如何接到ENP、ENT？ 信号如何接到 、 ？
例 题
例：试用D触发器和门电路设计一个状态转换为 0→2→4→1→3→0→…的模5同步计数器。
解：1）触发器个数 ） 2）转移表 3）最小成本设计 ） 检查能否自启动 若采用风险最小的设计呢？ 若采用风险最小的设计呢？
例 题
例：用D触发器设计一个频率相同的三相脉冲 发生器，三相脉冲Q1、Q2、Q3如图所示。
计数值不是1111，计数输出+1，计数使能 ，计数输出 ，计数使能CNTEN=1 计数值不是 计数值为1111，GO=1，计数输出 ，计数使能 ， 计数值为 ，计数输出+1，计数使能CNTEN=1 GO=0，计数输出不变，计数使能 ，计数输出不变，计数使能CNTEN=0
42
仿真波形： ）后载入1111（15）； 1101（13）后载入 （ （ ）；
数字逻辑设计第八章(第2部分)
类似，可以用计数器和数据选择器产生 “1000”、“111000”等序列信号
整理ppt
17
3.3 用移位寄存器实现序列发生器
一. 用分立的D触发器构成移位寄存器实现序列发生器 二. 用MSI移位寄存器（74X194）实现序列发生器
步骤： 1）设序列信号的长度为L，则要求移位寄存器的位数n 满足条件：
1000 1100 1110 1111
整理ppt
5
• 利用扭环计数器构成“11110000”序列发生器
—— 注意自校正（Johnson计数器 ） +5V
74x194
CLOCK
CLK
RESET_L
CLR
S1
S0
LIN
D
QD
Q0
C
QC
Q1
任何一位Q输出（如
B
QB
Q2
Q0）都可以实现
A
QA
Q3
“11110000”序列。
3.2 用计数器和数据选择器构成序列信号发生器
例：产生一个8位的序列信号 00010111
CLOCK
+5V
74x163
CLK
CLR
LD
ENP
ENT
A
QA
B
QB
C
QC
D
QD
RCO
74x151
0 EN
A B C
D0 D1 D2
Y Y
D3
D4
+5V
D5 D6
D7
序列 信号 输出
数据选择器74x151的输入D0-D7接成00010111。计数器74x163 接成 0-7计数，并连接到74x151的选择整理输pp入t 端CBA，以选择74x151的16 D0-D7作为输出，从而产生所需序列。
电子科大-数电-数字逻辑设计第八章(3)
并行 数据
16
顺序脉冲发生器
CLK
Q0 Q1 Q2 Q3
利用移位寄存器构成
—— 注意自校正（环形计数器 P530）
利用计数器和译码器构成
—— 注意“毛刺”（二进制计数器的状态译码 P513）
17
序列信号发生器
—— 用于产生一组特定的串行数字信号
例：设计一个
利用触发器 利用计数器 利用移位寄存器
POj
串行比较器（P547）、串行加法器（P548）
24
同步设计中的其他问题
8.7 同步系统结构和设计方法
同步系统 分解 模块结构
data unit 数据单元 + 控制单元 control unit 寄存器、计数器、存储器 产生控制信号（状态机）
8.8 同步设计中的障碍
竞争和冒险可以不考虑（P548） 时钟偏移（P553） 选通时钟：设计合理的时钟使能端（P557） 异步输入：利用好的同步器协调异步输入
成电路（MSI）时序功能器件作为设计的基本元素完成更
为复杂的时序逻辑电路设计的方法。 学习了解钟控同步状态机电路的设计的其他问题： 组合电路与时序电路的比较，大型时序电路的结构划分， 时钟歪斜，异步输入等。
35
第8章 作业
8.13、
8.15、 8.18 8.29、 8.32 、 8. 36 、 8. 39 8. 45 、8. 59 、 8. 61、 8. 64
110100 序列信号发生器
18
利用D触发器设计一个110100序列信号发生器
1、画状态转换图
S0 /0 S5 /1 S1 S4 /1 S2 /0 S3
3、列状态转换输出表
数字电路习题-第八章
例题 8.1 分析例题 8.1 图（a）所示脉冲电路的工作原理，设门电路均为TTL电路，其阈值 电压为UTH；设二极管的导通电压为UD。说明电路的功能，画出电路的电压传输特性。
G1
1
G2
uI
&
uO UOH
&
D
uO
UOL
G3 G3
O UTH-UD UTH
uI
（a）
（b）
例题 8.1 图
引脚名称 TR TH R
表 8.1 5 5 5 集成定时器引 脚 名 称 及 功 能
功能
引脚名称
低电平触发
OUT
高电平触发
D
复位端
CO
功能 输出端 放电端 控制电压端
555 集成定时器的功能如表 8.2 所示。
TH(6) ×
>2 UDD/3 <2 UDD/3 <2 UDD/3
TR(2) × ×
> UDD/3 < UDD/3
三、考核题型与考核重点
1. 概念与简答 题型 1 为填空、判断和选择； 题型 2 为叙述基本概念与特点。 建议分配的分数为 2～4 分。 2. 综合与设计 题型 1 根据已知脉冲电路，分析其工作原理，画出电路中各关键点的信号波形以及输出波 形的参数计算等； 题型 2 根据需要选择合理的脉冲电路； 题型 3 分析在应用系统中脉冲电路的作用。 建议分配的分数为 5～10 分。
进行，uC逐渐升高，当uC≥uI时，uO由高电平变为低电平，⑦引脚导通。 电容放电，电 容 C经 过 ⑦引脚放电，放电时间常数τ放=R2C，随着放电过程的进行，uC逐
渐下降，当下降到uC≤uI/2 时，uO由低电平变为高电平，⑦引脚截止。 电容再次充电，电 路 重 复 上 述 过 程 ，进 入 下 一 个 周 期 ，电 路 输 出 周 期 性 的 矩 形 脉 冲 。
数字逻辑设计8章作业答案
第八章作业答案：8.13 图X8—13所示的电路的计数顺序是什么?解：进位输出RCO与LD连接，当进位输出信号有效时进行置数。
计数顺序UP/DN与Q3连接，Q3为低时降序计数，Q3为高时升序计数，置数端A，B，C，D分别与QA，QB，QC，QD’连接。
当降序计数时，RCO在0000状态有效；升序计数时RCO在1111状态有效。
设初始状态为0000，此时为降序计数，RCO有效，置数端数据为1000；下一状态为1000，Q3=1，升序计数，RCO无效，继续升序计数。
状态转换：0000→1000→1001→………→.1111，此时RCO有效，置数端数据为0111，下一状态变为0111，Q3=0降序计数，因为RCO无效，继续降序计数。
状态转换为0111→0110→………. →0000 完成一次循环。
总的计数顺序为：0，8，9，10，11，12，13，14，15，7，6，5，4，3，2，1，0,…8.14 一个计数器74X163，输入信号ENP、ENT、D端总是为高电平，输入端A、B和C 总是为低电平，输入信号LD_L＝(QA·QC)’，而输入信号CLR_L＝(QB·QD)’。
输入信号CLK 与一个自由运行的时钟信号相连。
画出这个电路的逻辑图：假设计数器的起始状态为0000，写出接下来15个时钟触发沿QD QC OB QA的输出序列。
解：置数端DCBA=1000，LD_L=(QA⋅QC)’ ，即当计数至0101时，置数1000；CLR_L=(QB⋅QD)’，即当计数至1010时，将做清零操作。
QDQCQBQA的变化情况：0000→0001→0010→0011→0100→0101→1000→1001→1010→0000→0001→0010→00 11→0100→0101→1000→…8.27只用4个D触发器．不用其他部件，设计一个4位行波降序计数器。
8.35 采用4位二进制计数器74x163设计一个模11计数器电路，要求计数序列为4，5，…，12，13，14，4，…解：8.55 只用2个SSI／MSI组件设计—个8位自校正环形计数器，计数器的状态为11111110，11111101， (01111111)解：8.57 设计2个不同的2位4状态计数器，每个设计中只能用1个74x74组件（即2个边沿触发式D触发器），不能用其他的门电路。
数字逻辑 第八章(计算机专业)
数字系统设计
பைடு நூலகம்
8.1 数字系统的基本模型 8.1.1 信息处理单元的构成 8.1.2 控制单元CU的构成 8.2 数字系统设计的描述工具 8.2.1 方框图 8.2.2 定时图 (时序图、时间关系图) 8.2.3 逻辑流程图 8.2.4 ASM图 8.2.5 MDS图 8.3 自顶向下的设计和自底向上的集成
入口
z1 ↑表示进入状态state，输出z1 有效。
功能说明 或状态名
z1 ↑, z2 ↓, z3 ↑↓
z2 ↓表示进入状态state，输出z2 无效。
z3 ↑↓表示进入状态state，输出z3 有效，
出口 状态输出表
并在退出状态state，输出z3 无效。
2、 逻辑流程图的应用
逻辑流程图的描述过程是一个逐步细化（深化）的过程。 它既便于设计者发现和改进信息处理过程中的错误，又是后 续电路设计的依据。
8.1 数字系统的基本模型
控制流
外部输入的 控制信号
输入 接口
控 制 信 号
控制 单元
状 态 信 号
输出 接口
外部输出的 控制信号
时钟
输入信息
输入 接口
信息处 理单元
数据流
输出 接口
输出信息
数字逻辑 系统
8.1.1 信息处理单元的构成
内部寄存器组 通用寄存器 专用寄存器 存储器 数据通路： 总线结构 专用线
Q1
τ1
Qm
τm
输入信息
x1
xk
z1
组合逻辑网络
输出信息
•••
•••
zk τm
有P位，表示 可执行的P种 基本操作， 且可并行、 或互斥
τ1 •••
数字逻辑设计_哈尔滨工业大学中国大学mooc课后章节答案期末考试题库2023年
数字逻辑设计_哈尔滨工业大学中国大学mooc课后章节答案期末考试题库2023年1.十进制数28，将它表示为余3码是（）答案:010110112.利用公式化简法将逻辑函数表达式AC’+ABC+ACD’+CD，化简为最简与或式的结果是（）。
答案:A+CD3.利用卡诺图求逻辑函数 F(ABCD)=（A+C')(A+B)(A'+C)(B+D')(B+C')的最简或与式(和之积)为（）。
答案:F = B(A'+C)(A+C')4.设计可以实现函数F(A, B, C, D) = Σm(5, 10, 11, 12, 13)的最简三级与非门电路。
下面给出的设计正确的是（）。
答案:5.设计一个3变量排队电路，要求：三个输入信号A,B,C单独输入时，分别输出、、；当多个输入信号同时输入时，任一时刻只能输出优先级最高的一个信号，优先级顺序依次是A，B,C。
下面电路设计过程中有错误的是（）。
答案:设计完成的逻辑图为：6.逻辑函数F = (A + C)(A′+ D′)(B′+ C′+ D)，在输入变量为特定取值时，共有（）处相邻的卡诺圈会产生险象。
答案:共有4处，如下图7.如图所示，当AB的值为（）时，当输入变量C发生变化时，可能产生错误的“0”。
答案:118.下图是由8选1数据选择器构成的电路，当取值为01时，输出端Y的表达式为（）。
答案:Y = A⊕B9.将下图中的JK触发器转换为D触发器，则红色方框中应添加的逻辑门是（）。
答案:非门10.电路如下图所示，设触发器的初态为“0”，边沿触发。
给定触发器的输入波形，下面给出的结论正确的是（）。
答案:输出端波形：11.利用隐含表找出下面表中所有的等价状态（）。
答案:a ≡ c,b ≡ d, b ≡ e, d ≡ e12.根据给出的状态表，隐含表填写正确的是（）。
答案:13.某同步时序电路的状态图如下图所示，要求使用T触发器设计实现，假设电路的初始状态为Q3Q2Q1=100。
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P508 图 8-31
13
4位二进制计数器74x163
同步清零 同步预置数
使能端
CLR LD ENP ENT
进位输出清零
RCO 进位输出
14
4位二进制计数器74x163
74x163的功能表
CLK CLR_L LD_L ENP ENT 工作状态
计数到1111时， 利用同步预置数端 CLK 强制输出为0101
Q0 Q1 Q2 Q3
27
74x163用作余3码计数器
0011 S0 S1 S2 S3 S4
S15
S5
S14
S6
S13
S7
1100 S12 S11 S10 S9 S8
28
74x163用作余3码计数器
1 1 0 0
29
Q3：十分频， 占空比50％
17
其它MSI计数器
74x160、74x162
1位十进制（BCD）加法计数器（异、同步清零）
QA QB QC QD
18
0 1 2 3 4 5 6 7 8 90
QC、QD都是十分频，但占空比不是50％
其它MSI计数器
74x160、74x162
1位十进制（BCD）加法计数器（异、同步清零）
74x169
—— 时钟同步状态机设计
利用MSI计数芯片构成
—— 利用n位二进制计数器实现模m计数器 分两种情况考虑： m < 2n 清零法、置数法 m > 2n
23
用4位二进制计数器74x163实现模11计数器
清零法
—— m<2n 情况
计数到1010时， S0 S1 S2 S3 S4
利用同步清零端
强制为0000。
0 1 1 1 1
同步清零 0 同步置数 1 0 1 保持 1 0 保持,RCO=0 1 1 1 计数
74x161异步清零
15
74x163工作于自由运行模式时的接线方法
16
自由运行的’163可以用作 2、4、8和16分频计数器
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
轮流选择输出Y0～Y7 —— 计数器的应用
20
二进制计数器状态的译码
0 1 2 3 4 5 6 7 0 12
若在一次状态转移中有2位或多位计数位同时变化， 译码器输出端可能会产生“尖峰脉冲” —— 功能性冒险
21
改进：消除“毛刺”
CLK
8位寄存器
还有更好的办法。。。
22
任意模值计数器
利用SSI器件构成
tclk tf f pd
tcomb
触发器输入
建立时间容限
tsetup
thold
tclk－tff －t －t pd(max) comb(max) setup
保持时间容限
t ＋t －t ffpd(min) comb(min) hold
33
S15
S5
S14
S6
S13
S7
S12 S11 S10 S9 S8
24
用4位二进制计数器74x163实现模11计数器
清零法
—— m<2n 情况
计数到1010时， CLK 利用同步清零端
强制为0000。
Q0
Q1
思考：
Q2
如果是74x161
Q3
（异步清零）
可以这样连接吗？
—— 利用1011状态异步清零，会出现“毛刺”
例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0～255） —— 采用整体清零法，0～192 —— 采用整体预置数法，63～255 256－193＝63 （P512图8-40）
若 m 可以分解：m = m1m2
分别实现m1和m2，再级联
32
tH
tL
CLOCK
触发器输出 组合电路输出
可逆计数器
UP/DN = 1 加法计数（升序）
UP/DN = 0 减法计数（降序）
UP/DN
使能输入 进位输出 低电平有效
பைடு நூலகம்
19
74x138
P0
EN1 G1 Y0
EN2_L G2A Y1
P1
EN3_L
G2B Y2 Y3
SRC0 A
Y4 Y5
SRC1 B
Y6
SRC2 C
Y7
SDATA
P7
如何控制地址端自动
25
用4位二进制计数器74x163实现模11计数器
置数法
—— m<2n 情况
计数到1111时， S0 S1 S2 S3 S4
利用同步预置数端
强制输出为0101 S15
S5
S14
S6
S13
S7
S12 S11 S10 S9 S8
26
用4位二进制计数器74x163实现模11计数器
置数法
—— m<2n 情况
DQ CLK Q
考虑 T 触发器：Q* = EN Q 对于D触发器：Q* = D = EN Q
D0 = 1 Q = Q’ Di = (Qi-1 · … · Q1 · Q0) Q
11
同步清零和预置数
12
EN
CLK
D0
Q0
D1
Q1
D2
Q2
D3
Q3
同步清零和预置数功能
LD_L
CLR_L A QA
CLK Q0 Q1 Q2 Q3 COUNT 3 4 5 6 7 8 9 10 11 12 3
30
CLOCK RESET_L LOAD_L
CNTEN D0 D1 D2 D3
31
计数器的级联
74x1623
个位
计数范围：0～99
74x1632
十位
Q4 Q5 Q6 Q7
模m计数器（ m > 2n）
先进行级联，再整体置零或预置数
数字逻辑设计及应用
第8章 时序逻辑设计实践
SSI型锁存器和触发器 MSI器件：计数器、移位寄存器 其它：文档、迭代、故障和亚稳定性
1
内容回顾
时序电路文档标准
定时图及其规范
锁存器和触发器
SSI型锁存器和触发器 应用：开关消抖、总线保持 多位寄存器和锁存器
2
8.4 计数器
状态图中包含有一个循环的任何时钟时序电路
Q0
Q1
Q2
Q3
Q CLK T Q
Q TQ
Q TQ
Q TQ
5
CLK Q0 Q1 Q2
Q0
Q1
Q2
Q3
Q CLK T Q
Q TQ
Q TQ
Q TQ
速度慢， 最坏情况，第n位要经过 n×tTQ 的延迟时间
—— 异步时序
6
同步二进制加法计数器
1011011
+
1
1011100
在多位二进制数的末位加 1， 仅当第 i 位以下的各位都为 1 时， 第 i 位的状态才会改变。 最低位的状态每次加1都要改变。
模（modulus）：循环中的状态个数
模m计数器（又称 m分频计数器）
n位二进制计数器
EN’
EN
Sm
EN EN’
EN’
S1 EN S2
EN’ EN’
EN S5 EN
EN’ EN
S3
EN
S4
3
计数器的分类
按时钟：同步、异步 按计数方式：加法、减法、可逆 按编码方式：二进制、十进制BCD码、循环码
利用有使能端的 T 触发器实现：
EN Q TQ
EN0 = 1?
Q* = EN·Q’ + EN’·Q = EN Q 通过EN端进行控制， 需要翻转时，使 EN = 1 ENi = Qi-1 · Qi-2 · … · Q1 · Q0
7
同步计数器
1
Q0
CLK
如何加入使能端？
Q1
Q2
C
8
有使能端的同步计数器 低位 LSB
CNTEN
串行使能
9
高位 MSB
有使能端的同步计数器 低位 LSB
CNTEN
并行使能
10
高位 MSB
同步二进制加法计数器
1011011
+
1
1011100
在多位二进制数的末位加 1， 仅当第 i 位以下的各位都为 1 时， 第 i 位的状态才会改变。 最低位的状态每次加1都要改变。
利用 D 触发器实现：
计数器的功能
计数、分频、定时、产生脉冲序列、数字运算
本节内容
行波计数器、同步计数器 MSI型计数器及其应用 二进制计数器状态的译码
4
行波计数器（ripple counter）
考虑二进制计数顺序： 利用 T 触发器实现：
只有当第 i-1 位由10时， 第 i 位才翻转。
Q T
Q
Q* = Q’