verilog计数器设计实验

代码

module CNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);

input CLK,EN,RST,LOAD;

input [3:0] DATA;

output [3:0] DOUT;

output COUT;

reg [3:0] Q1;

assign DOUT = Q1;

always @(posedge CLK or negedge RST)begin

if(!RST) Q1 <= 0;

else if(EN) begin

if(!LOAD) Q1<=DA TA;

else if (Q1<9) Q1<=Q1+1;

else Q1<=4'b0000 ; end

end

always @(Q1)

if (Q1==4'h9) COUT =1'b1;

else COUT=1'b0;

endmodule

波形图

RTL

心得体会：说真的刚开始打算设计时不是很自信。但最终还是做出来了，觉得和做任何事情都一样要有勇气尝试。做实验先确定目的，遇到复杂的问题的时候，不要轻易放弃，学会分步完成。实在不懂，要么和同学讨论完成，还可以共同进步；要么问老师。编写源程序有很多需要注意的地方，虽然在原理上与数字钟大同小异，但是在很多细节上还是有很大的改动，一开始时出现了比较多的错误，另自己有些灰心，但有觉心有不甘，参阅了教

材，经过努力终于将问题一一解除，成功的完成了实验设计。觉得很开心。