超大规模集成电路设计课件

NPN晶体管处于反向工作区
VBE-NPN〈 0 ； VBC-NPN 〉 0 ； VBE-PNP 〉0 ； VBC-PNP 〈 0 IS≈-asfICSeVbc/Vt 寄生PNP管道通使反向NPN管的电流减 少




扩散电容反映晶体管内可动少字存储 电荷与所加偏压的关系，PN结反偏 时，少子是耗尽的，所以CD可以不 考虑。 晶体管处于正向工作区时，只 需考 虑CDE 晶体管处于反向工作区时，只 需考 虑CDC 晶体管处于饱和区时， 需考虑CDC、 CDE τ F= 少子正向渡越时间 τ R= 少子反向渡越时间
p+
(c) After plasma etch of insulating trenches using the inverse of the active area mask
CMOS Process Walk-Through
SiO 2 (d) After trench filling, CMP planarization, and removal of sacrificial nitride
ECL电路以”或非”门为逻辑单元进行逻辑扩 展
两个电流开关串联

单管逻辑门 在中、大规模集成电路中，逻辑级往 往在中间，要实现复杂的逻辑功能， 主要靠中间逻辑门。中间逻辑门要求 电路简单（使用元件少，有利于集 成），要求功耗小（因为中间级不带 负载）。
F AB
F A( BC)
poly_not_fet to all_diff minimum spacing = 0.14 um.
Sticks Diagram
V DD In 3 Out
• Dimensionless layout entities • Only topology is important • Final layout generated by “compaction” program
非用户定制
通用电路器件、通用工艺标准。比如： TTL、ECL、存储器、通用单片机等。 用户定制 用户专用电路。全定制、定制、半定制。

全定制电路是用户专用电路，采用性能优化设计（逻辑、电路结构、版 图、物理特性等）。设计工作效率较低。
定制电路的特点是：库单元支撑、设计自由
度大。

根据前面第三区的表达式： 令：
P动+P静=P
CMOS逻辑单元及部件
CMOS逻辑结构的变化

特别是PMOS管的数目（因为N阱PMOS管的面积大）
F A(B DE) C(D BE)
例如一个8选1的MUX
.
. . . . .
CMOS Process Walk-Through
Al (j) After deposition and patterning of first Al layer.
Al SiO 2 (k) After deposition of SiO insulator, etching of via’s, 2 deposition and patterning of second layer of Al.
7、综合设计方法
Green
Green Red Blue
Magenta
Black Black
Via
Black
Layers in 0.25 mm CMOS process
Intra-Layer Design Rules
Same Potential Well 10 Active 3 2 Select 3 Contact or Via Hole 2 2 Metal1 3 0 or 6 Different Potential 9 Polysilicon 2 3 2
TTL电平标准： H：5V（大于4V） L：0V （小于1V）

ECL电路结构及参数 电流开关，输入电平的变化使得 电流分配改变，逻辑电平改变。 参考电压确定；逻辑电平。 射极输出，带负载能力强。 整个电路静态处于放大区，状态 转换速度快。 电路的功耗大，以牺牲功耗赢得 速度。
n +
+ p (h) After n+ source/drain and p +source/drain implants. These steps also dope the polysilicon.
SiO 2
(i) After deposition of SiO 2etch. insulator and contact hole
电流驱动能力小;输出阻抗较 高
频率特性好
集成度较低
MOS电容影响频率特性
集成度高
模拟集成电路
数字集成电路
第二部分 集成电路的电路结构
一、TTL电路
多发射极晶体管结构
抗饱和TTL电路—肖特基电路
肖特基势垒的正向导通电压比PN结（Si）低0.2V,温度系数小(-1.4mv/℃;PN
结为200mv/ ℃).肖特基结是多子导电,转换速度快,使得结电容充放电快.用作C,B钳 位,可防止晶体管过度饱和,提高转换速度.
CMOS Process Walk-Through
p-epi + p SiN 34 p-epi + p SiO 2 (b) After deposition of gate-oxide and sacrificial nitride (acts as a buffer layer)
(a) Base material: p+ substrate with p-epi layer
C
e
b
N+
N+ p n p

划分隔离区
TTL电路以“与非”门为基本电路单元进行逻辑扩展： 前级多发射极结构和末极“图腾柱‘输出不变；只要改变中间”逻辑功 能”级就可以得到多种组合逻辑功能电路。如：


将“图腾柱”的上部分去掉，让其 开路，形成集电极开路门（“OC” 门）。TSLG和OC门可作“线与” 使用
外延层电阻
双极型集成电阻参数
★ MOS集成电路工艺
3D Perspective
Polysilicon
Aluminum
★ 双极型集成电路工艺流程

衬底
氧化
埋层光刻
埋层扩散
外延N层
氧化
隔离区光刻
双极型集成电路工艺版图
N沟道硅栅E/D MOS集成电路版图
CMOS Process
1
GND
Stick diagram of inverter
★集成电路中的寄生效应
对于一个三极管(两个PN结)的EM模型有下面的数学描述
关键问题是要减小I3,减小I3, 就要减小
α
SF,,
就可以减系小IS

NPN晶体管处于正向工作区和截止区 VBC-NPN〈 0 ； VBE-PNP〈 0 ； VBC-PNP〈 VSC〈 0 ；IS≈0 寄生PNP晶体管的影响可以忽略
2
5
Substrate
Well
CMOS Inverter Layout
GND In VD D A A’
Out (a) Layout
A p-substrate n
+
A’ n p
+
Field Oxide
(b) Cross-Section along A-A’
Layout Editor
Design Rule Checker
I2L电路简易版图表达
MOS电路基本结构

一、MOS管特性

MOS管的特性要求：1、功耗小—负载管的电流要小。2、速度快—输入级的频 率响应要好。
同理分析
不难得出
MOS逻辑电路的逻辑单元
根据前面直流特性表中数据，得出：

NPN晶体管处于饱和区 VBE-NPN。〉0 ； VBC-NPN 〉 0 ； VBC-PNP 〈 0 ； 寄生PNP管道通，NPN管的基极电 流减小，NPN管饱和不可靠。 解决的办法： 减少寄生PNP管的电流增益。采用 增大PNP管的基区宽度（埋层工 艺），增加大量的复合中心使少子寿 命减少（掺金工艺）等。
n
(e) After n-well and V adjust implants Tp
p
(f) After p-well and V adjust implants Tn
CMOS Process Walk-Through
poly(silicon) (g) After polysilicon deposition and etch
CMOS Process Layers
Layer Well (p,n) Active Area (n+,p+) Select (p+,n+) Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Color Yellow Representation
Design Rules
Interface between designer and process
engineer Guidelines for constructing process masks Unit dimension: Minimum line width scalable design rules: lambda parameter absolute dimensions (micron rules)
1.2 集成电路的基ቤተ መጻሕፍቲ ባይዱ制造工艺
★ 双极型集成电路制造工艺 ▼ 集成npn晶体管
▼ 集成pnp晶体管
▼ 集成无源元件
������
方块电阻： R□＝ ρ/H
������

电阻：R= ρL/S= ρL/WH ＝R□L/W
电阻特性： ������ 方块电阻 ������ 电阻精度 ������ 温度特性：温度系数 ������ 电压特性：电压系数 （电阻值随所加电压的变化) ������ 匹配程度
CMOS传输门多路开关版图
多米诺CMOS的逻辑部件
动态CMOS逻辑模块
MOS逻辑的其他部件结构
基本触发器
同步触发器
第三部分：超大规模集成电路（VLSI）

超大规模集成电路的特点：1、构成VLSI的器件：MOS、CMOS、I2L。 2、逻辑电路及子系统规范设计。3、“自顶而下”（TOP-DOWN）设 计流程
Metal2
3
4
Transistor Layout
Transistor
1
3
2
5
Vias and Contacts
2 Via 1 1 5 Metal to 1 Active Contact Metal to Poly Contact 3 2 4
2 2
Select Layer
2 3 1 3 3 2 Select
双极工艺与MOS工艺之间的特点
双极工艺 元器件之间需要隔离
以制造元器件为单元
多层扩散,元件所占面积大
电流驱动元件,有电阻,电阻占面积 大; 输入阻抗低
MOS工艺 元器件之间不需要隔离
以制造电路为单元
单层扩散,元件所占面积小
电压驱动元件,无电阻或少电阻;输 入阻抗高
功耗大
电流驱动能力强,输出阻抗低
功耗小
F AB B A A B
双极型集成电路具有电流驱动能力好，频率特性好，速度快等优点。 但是，双极型电路工艺需要隔离区，电阻元件控制电流。这就造成所占 芯片面积大，集成度低，同时电阻控制电流的方法使得各逻辑级的驱动 不均衡，影响电路的性能。 I2L电路是双极型集成电路。其思想是：1、利用横向晶体管实现电流驱动 （注入），代替电阻。2、利用晶体管电流驱动能力强的特性，多集电 极OC输出。以实现最小逻辑单元为目的（“非”门）
超大规模集成电路设计
概述 第一部分 集成电路基础 第二部分 集成电路的结构设计 第三部分 超大规模集成电路
1.1概述
集成电路产业---战略性的高技术产业，是电子信息

领域的核心动力产业。 超大规模IC的特点---集成度高、功能丰富，强大、 产业化程度高。 产业分工模式----设计业、芯片加工业、封装业（测 试服务） 拉动多个产业（技术）的发展---电子材料，微电子 工艺技术及加工装备，计算机软件（设计工具）， 封装、测试设备及技术等。 促进科学、工程技术理念的创新（创意）