逻辑门及定时器应用

沿均有一定的延迟时间，设上升沿延迟时间为 降沿延迟时间为 t ，则平均传输延迟时间 t
可tP用LH式，(下2-
3-3)表示。tpd的数P值HL很小，一般为几纳秒至几p十d 纳秒。
t pd =(tPLH +tPHL )/2
(2-3-3)
直化流的噪极声限容范限围V。NH输和入V端NL为高指电输平入状端态所时允的许噪的声输容入限电压变
(相当于接高电平 )，但因悬空时对地呈现的阻抗 很高，容易受到外界干扰，所以可将它们直接接 电 电源路电的压 可靠+V性CC，或但与与其其它它输输入入端端并并联联使时用，，从以信增号加 获取的电流将增加。
二、CMOS门电路的主要参数及使用规则
1. CMOS 与非门电路的主要参数
? 电源电压 +VDD
一、TTL 门电路的主要参数及使用规划
1. TTL与非门电路的主要参数
? 静态功耗 PD 指与非门空载时电源总电流 ICC与 电源电压 VCC的乘积，即
PD= ICC VCC
(2-3-1)
式中， ICC为与非门的所有输入端悬空、输出端空 载 时 ， 电 源 提 供 的 电 流 。 一 般 ICC≤10mA ， PD≤50mW。
? 电源电压 +VCC 只允许在 +5V±10% 范围内，超过该范 围可能会损坏器件或使逻辑功能混乱。
? 电源滤波 TTL 器件的高速切换，会产生电流跳变，其 幅度约 4mA~5mA 。该电流在公共走线上的压降会引起 噪声干扰，因此，要尽量缩短地线以减小干扰。可在电 源 端 并 接 1 个 100? F 的 电 容 作 为 低 频 滤 波 及 1 个 0.01? F~0.1? F的电容作为高频滤波。
数字逻辑电路应用设计——之一
1. 集成逻辑门及其基本应用 2. 555定时器及其基本应用 3. 多路智力竞赛抢答器电路设计
集成逻辑门及其基本应用
学习要求 ?掌握TTL、CMOS与非门电路主要参数 的测试方法及OC门、TS门的“线与”功 能； ?设计与安装测试逻辑门参数的实验电 路，并进行参数测试； ?学会运用集成逻辑门设计报警、延时 等功能电路。
? 输出高电平 VOH 指与非门有一个以上的输入端接地 时的输出电平值。一般 VOH≥3.5V ，称为逻辑“ 1”
。
? 输出低电平 VOL 指与非门全部输入端为高电平时的 输出电平值。一般 VOL≤0.4V，称为逻辑“ 0”。
? 扇出系数 NO 为与非门在输出为低电平 VOL时，能
够驱动同类门的最大数目。测试时， NO可由下式计算
2. CMOS 器件的使用规则
?电源电压 电源电压不能接反，规定
极，V
接电源负极
SS
(通常接地
)。
+V DD 接电源正
? 输三态出门端外的，连不接允许输两出个端器不件允的许输直出接端接连+接V使DD用或。地，除
? 输V极S管入S≤或端V i绝的≤ 缘连V D栅接D，级输超，入出可端该在的范输信围入号会端电损串压坏接器V一i应件只为内限部流的电保阻护二
CMOS
门电路的电源电压
+V
的范
DD
围较宽，一般在 +5V~+15V 范围内均可正常工作，并允
许波动±10% 。
? 静态功耗 PD CMOS 的PD与工作电源电压 +VDD的高 低有关，但与 TTL 器件相比， PD的大小则显得微不足 道(约在微瓦量级 )。
?输出高电平 VOH VOH ≥ VDD–0.5V为逻辑“ 1”。
?输出端的连接 不允许输出端直接接 +5V或接地。对于 100pF 以上的容性负载，应串接几百欧姆的限流电阻， 否则会导致器件损坏。除集电极开路 (OC) 门和三态 (TS) 门外，其它门电路的输出端不允许并联使用，否则，会 引起逻辑混乱或损坏器件。
? 输入端的连接 输入端可以串入 1只1k? ~10k? 电 阻 平与输电入源 。连 直接 接或 接直 地接 为接低电电源平电输压入。+V或C门C 来、获或得非高门电 等TTL 电路的多余的输入端不能悬空，只能接地， 与门、与非门等 TTL 电路的多余输入端可以悬空
? 输出低电平 VOL VOL ≤VSS+0.5V为逻辑“ 0”(VSS=0V)。 ? 扇出系数 NO CMOS电路具有极高的输入阻抗，极
小的输入短路电流 IIS ，一般 IIS≤0.1? A。输出端灌入 电流 IOL 比TTL电路的小很多，在 +5V电源电压下， 一般IOL ≤500? A。但是，如果以这个电流来驱动同类 门电路，其扇出系数将非常大。因此，在工作频率 较低时，扇出系数不受限制。但在高频工作时，由 于后级门的输入电容成为主要负载，扇出系数将受 到限制，一般 NO=10~20。 ?平均传输延迟时间 tpd CMOS 电路的平均传输延迟时 间比TTL电路的长得多，通常 tpd ? 200ns。
VNH= VOH min –VIH min 输入端为低电平状态时的噪声容限
(2-3-4)
VNL= VIL max –VOL max
(2-3-5)
通常VOH min =2.4V，VIH min =2.0V，VIL max =0.8V，
VO max =0.4V，所以VNH和VNL一般约为 400mV。
2. TTL器件的使用规则
(10k? ~100k? )。所有多余的输出端不能悬空，应按 照允逻许辑输要入求 端直 并接 联接 使用+V。DD或V SS(地)。工作速度不高时
?其它 ①测试CMOS 电路时，应先加电源电 压+VDD，后加输入信号；关机时应先切断 输入信号，后断开电源电压+VDD；所有测 试仪器的外壳必须良好接地。②CMOS 电 路具有很高的输入阻抗，易受外界干扰、 冲击和出现静态击穿，故应存放在导电容 器内；焊接时电烙铁外壳必须接地良好， 必要时可以拔下烙铁电源，利用余热焊接。
?直流噪声容限VNH和VNL CMOS 器件的噪声 容限通常以电源电压 +VDD的30% 来估算， 当 +VDD= +5V时， VNH? VNL=1.5V ，可见 CMOS 器件的噪声容限比 TTL 电路的要大 得多，因此，抗干扰能力也强得多。提高
电源电压 +VDD是提高 CMOS 器件抗干扰能 力的有效措施。
：
NO= IOL/ IIS
Baidu Nhomakorabea
(2-3-2)
式中， IIS为输入短路电流，是指一个输入端接地、其
余输入端悬空、输出端空载时，从接地输入端流出的
电流。一般 IIS≤1.6mA；IOL为输出端为低电平时允许 灌入的最大电流，一般 IOL≤16mA。
?与平非均门传的输输延入迟为时一间方tp波d 时是，表其征输器出件波开形关的速上度升的沿参和数下。降当