数字集成电路复习笔记
数字集成电路考试 知识点
数字集成电路考试知识点一、数字逻辑基础。
1. 数制与编码。
- 二进制、十进制、十六进制的相互转换。
例如，将十进制数转换为二进制数可以使用除2取余法；将二进制数转换为十六进制数，可以每4位二进制数转换为1位十六进制数。
- 常用编码，如BCD码（8421码、余3码等）。
BCD码是用4位二进制数来表示1位十进制数，8421码是一种有权码，各位的权值分别为8、4、2、1。
2. 逻辑代数基础。
- 基本逻辑运算（与、或、非）及其符号表示、真值表和逻辑表达式。
例如，与运算只有当所有输入为1时，输出才为1；或运算只要有一个输入为1，输出就为1；非运算则是输入和输出相反。
- 复合逻辑运算（与非、或非、异或、同或）。
异或运算的特点是当两个输入不同时输出为1，相同时输出为0；同或则相反。
- 逻辑代数的基本定理和规则，如代入规则、反演规则、对偶规则。
利用这些规则可以对逻辑表达式进行化简和变换。
- 逻辑函数的化简，包括公式化简法和卡诺图化简法。
卡诺图化简法是将逻辑函数以最小项的形式表示在卡诺图上，通过合并相邻的最小项来化简逻辑函数。
二、门电路。
1. 基本门电路。
- 与门、或门、非门的电路结构（以CMOS和TTL电路为例）、电气特性（如输入输出电平、噪声容限等）。
CMOS门电路具有功耗低、集成度高的优点；TTL门电路速度较快。
- 门电路的传输延迟时间，它反映了门电路的工作速度，从输入信号变化到输出信号稳定所需要的时间。
2. 复合门电路。
- 与非门、或非门、异或门等复合门电路的逻辑功能和实现方式。
这些复合门电路可以由基本门电路组合而成，也有专门的集成电路芯片实现其功能。
三、组合逻辑电路。
1. 组合逻辑电路的分析与设计。
- 组合逻辑电路的分析方法：根据给定的逻辑电路写出逻辑表达式，化简表达式，列出真值表，分析逻辑功能。
- 组合逻辑电路的设计方法：根据逻辑功能要求列出真值表，写出逻辑表达式，化简表达式，画出逻辑电路图。
2. 常用组合逻辑电路。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用 Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量综合可以相互转化加了功耗信息一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)：.db（不可读） .lib（可读）.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
数字集成电路复习必备知识点总结
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。
等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。
直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。
但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。
只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。
(完整版)数字电路复习笔记
Chapter1 数制和数码1.1 数制变换： Binary 、 Octal 、 Decimal 、 HexadecimalB→ D：数字乘以其位权。
B→ O：三位一组B→ H：四位一组D→ B：法一：整数部分：除以二，获取由余数以及最后的商（0 或 1）构成的值，它们的位权挨次为 2^0,2^1,2^2 。
小数部分：乘以二，结果小于1，则标记位为0；大于 1则标记位为 1，再将结果减去 1 后作下一轮乘以二，这样也获取一组值，它们的位权挨次为2^(-1),2^(-2),2^(-3)。
法二：拼集，将该数与2^n 作比较。
D→ O、D→ H 都是先将 D→B，而后 B → O、B→ HO和 H间变换都是以 B 为桥梁。
原码、反码、补码正数：原码 =反码 =补码负数：反码不变符号位，其余取反；补码先反码，再在最低位加1二进制数的计算加：逢二进一减：借一当二。
A-B 在计算机中是A（补） +（ -B ）（补），获取是结果的补码。
乘：移位累加除：长除法。
同十进制，除数（n 位），若被除数最高的 n 位大于除数，则开始写商，否则在 n+1 位开始。
二进制数码对十进制数 0～9 编码，需要四位二进制，主要有：有权码： 8421 码、 2421 码、 5211 码无权码：格雷码、余 3 码、循环余 3 码有权码的位权即为名称中的数字；格雷码相邻两数只有一位数码产生变化，且没法用计算式表达。
Chapter2 逻辑函数及其简化逻辑运算变量取值： 0、 1，逻辑运算 1+1=1，而算数运算 1+1=0。
基本运算：与、或、非与门： Y ＝A ?B＝ AB或门： Y ＝A+B非门： Y＝衍生运算：与非、或非、同或、异或与非：或非：同或：异或：总结：逻辑符号中，与是& ，或是≥ 1，非是 1；电路符号中，与是包子型，或是月亮型，非是小环。
2.2 逻辑代数的运算规则2.2.1 公式、定律1基本公式加法（或）：注意 A+A+A+=A 加法重叠规律。
数字集成电路复习要点
数字集成电路复习要点⼀、简答题1.集成电路发展的特点：速度变快，I/O增多，⼯作电压下降……A，特征尺⼨越来越⼩，B，单个芯⽚晶体管数⽬越来越多，速度越来越快，电压越来越⼩，层数越来越多，端⼝越来越多，功耗越来越低2.P181⼤扇⼊的“设计技术”。
A，调整晶体管尺⼨B，逐级加⼤晶体管尺⼨C，重新安排输⼊D，重组逻辑结构（把光键路径上的晶体管靠近门的输出端）3.简述集成电路⼯艺中典型的光刻步骤及其相互关系。
（P28）氧化层，涂光刻胶，光刻机曝光，光刻胶的显影和烘⼲，酸刻蚀，旋转清洗和⼲燥，各种⼯艺加⼯步骤，去除光刻胶4.什么是多晶⾃对准⼯艺，有哪些优点？（P32）在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从⽽也确定了源区和漏区的位置。
它使源和漏这两个区域相对于栅具有⾮常精确的位置，有助于减⼩晶体管中的寄⽣电容。
5.CMOS逻辑门特性：(全摆幅，⽆⽐性，低输出阻抗，⾼输⼊阻抗，⽆静态功耗。
)A，电压摆幅等于电源电压，噪声容很⼤，B，逻辑电平与器件的相对尺⼨⽆关，⽆⽐逻辑，C，具有低输出阻抗，⾼输⼊阻抗，D，不消耗任何静态功率6.伪NCMOS门逻辑的特点A，减少晶体管的数⽬，由2N减到N+1，B，速度快缺点：⼩的噪声容限和⼤的静态功耗6.传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？优点：结构简单，阀值损失⼩，硬件开销⼩缺点：延时⾼，仅含NMOS的传输管将引起静态功耗并减⼩噪声容限解决办法：避免开关长串联以减⼩延时，增加电平恢复晶体管以消除静态功耗7.什么是时钟馈通，有何危害？(P215)原理：电容耦合的特殊情况，由在预充电器件的时钟输⼊和动态输出节点之间电容耦合引起的效应，当下拉⽹络不导通时，这⼀电容耦合会在时钟由低⾄⾼翻转时，引起的动态节点输出上升到VDD以上；⽽快速上升和下降时时钟边沿会耦合到信号节点上。
特点：a）可能使预充电管正常情况下反偏结⼆极管变为正向偏置，使电⼦注⼊到衬底中，被附近处于⾼电平的⾼阻节点收集，导致出错。
数字集成电路复习总结
第二章 制作工艺
不同工艺层的作用 自对准工艺 设计规则：
设计规则
版图设计工程师和工艺工程师之间的接口 指导构造工艺掩模板 单位尺寸：最小线宽（版图中使用的单位） 可按比例变化的规则：lambda （λ）参数 绝对尺寸：微米规则
第三章 器件
MOS晶体管
加法器
十一章 设计运算功能块
超前进位加法器
点运算公式 11.4 加法树（对应点运算的公式） 基2-（基4-）GP点运算的电路实现（4位加法器的 进位逻辑表达式），图11.21 11.23 11.24 定义：阵列乘法器，部分积 波兹编码乘法器 保留进位乘法器 Wallace树乘法器
逻辑努力：F=GBH
第六章 CMOS组合逻辑门：其他门电 路
有比逻辑：
电阻负载： 伪NMOS：VM VIH、VIL、NMH、NML的计算 差分级联电压开关逻辑（逻辑电路设计和识别） 阈值电压损失及解决方法 互补传输管逻辑：电路设计
传输晶体管逻辑（电路设计）
动态CMOS门电路
Lcrit >> tpgate/0.38rc
导线的rc延时只有在输入信号的上升（下降）时间 小于RC时才予以考虑，即trise < RC
如果不满足上式，信号的变化将慢于导线带来的延迟， 因此采用集总电容模型就够了
© MJIrwin, PSU, 2000
第五章 CMOS反相器
电压转移特性（VTC）：不同区域pmos、 nmos工作状态
反向门阈值（中点）电压VM的近似计算 VIH、VIL的计算 NMH、NML的计算
(完整word版)数字电路复习笔记(word文档良心出品)
Chapter1 数制和数码1.1数制转换：Binary、Octal、Decimal、HexadecimalB→D：数字乘以其位权。
B→O：三位一组B→H：四位一组D→B：法一：整数部分：除以二，得到由余数以及最后的商（0或1）组成的值，它们的位权依次为2^0,2^1,2^2……。
小数部分：乘以二，结果小于1，则标志位为0；大于1则标志位为1，再将结果减去1后作下一轮乘以二，这样也得到一组值，它们的位权依次为2^(-1),2^(-2),2^(-3)……。
法二：拼凑，将该数与2^n作比较。
D→O、D→H都是先将D→B，然后B→O、B→HO和H间转换都是以B为桥梁。
1.2 原码、反码、补码正数：原码=反码=补码负数：反码不变符号位，其他取反；补码先反码，再在最低位加11.3 二进制数的计算加：逢二进一减：借一当二。
A-B在计算机中是A（补）+（-B）（补），得到是结果的补码。
乘：移位累加除：长除法。
同十进制，除数（n位），若被除数最高的n位大于除数，则开始写商，不然在n+1位开始。
1.4 二进制数码对十进制数0～9编码，需要四位二进制，主要有：有权码：8421码、2421码、5211码无权码：格雷码、余3码、循环余3码有权码的位权即为名称中的数字；格雷码相邻两数只有一位数码产生变化，且无法用计算式表达。
Chapter2 逻辑函数及其简化2.1 逻辑运算变量取值：0、1，逻辑运算1+1=1，而算数运算1+1=0。
基本运算：与、或、非与门：Y＝A•B＝AB或门：Y＝A+B非门：Y＝衍生运算：与非、或非、同或、异或与非：或非：同或：异或：总结：逻辑符号中，与是&，或是≥1，非是1；电路符号中，与是包子型，或是月亮型，非是小环。
2.2逻辑代数的运算规则2.2.1 公式、定律1 基本公式加法（或）：注意A+A+A+……=A加法重叠规律。
乘法（与）：注意A·A·A·……=A乘法重叠规律。
数电知识点总结（整理版）
数电知识点总结（整理版）第一篇：数电知识点总结(整理版)数电复习知识点第一章1、了解任意进制数的一般表达式、2-8-10-16进制数之间的相互转换；2、了解码制相关的基本概念和常用二进制编码（8421BCD、格雷码等）；第三章1、掌握与、或、非逻辑运算和常用组合逻辑运算（与非、或非、与或非、异或、同或）及其逻辑符号；2、掌握逻辑问题的描述、逻辑函数及其表达方式、真值表的建立；3、掌握逻辑代数的基本定律、基本公式、基本规则（对偶、反演等）；4、掌握逻辑函数的常用化简法（代数法和卡诺图法）；5、掌握最小项的定义以及逻辑函数的最小项表达式；掌握无关项的表示方法和化简原则；6、掌握逻辑表达式的转换方法（与或式、与非－与非式、与或非式的转换）；第四章1、了解包括MOS在内的半导体元件的开关特性；2、掌握TTL门电路和MOS门电路的逻辑关系的简单分析；3、了解拉电流负载、灌电流负载的概念、噪声容限的概念；4、掌握OD门、OC门及其逻辑符号、使用方法；5、掌握三态门及其逻辑符号、使用方法；6、掌握CMOS传输门及其逻辑符号、使用方法；7、了解正逻辑与负逻辑的定义及其对应关系；8、掌握TTL与CMOS门电路的输入特性（输入端接高阻、接低阻、悬空等）；1、掌握组合逻辑电路的分析与设计方法；2、掌握产生竞争与冒险的原因、检查方法及常用消除方法；3、掌握常用的组合逻辑集成器件（编码器、译码器、数据选择器）；4、掌握用集成译码器实现逻辑函数的方法；5、掌握用2n选一数据选择器实现n或者n＋1个变量的逻辑函数的方法；第六章1、掌握各种触发器（RS、D、JK、T、T’）的功能、特性方程及其常用表达方式（状态转换表、状态转换图、波形图等）；2、了解各种RS触发器的约束条件；3、掌握异步清零端Rd和异步置位端Sd的用法；2、了解不同功能触发器之间的相互转换；第七章1、了解时序逻辑电路的特点和分类；2、掌握时序逻辑电路的描述方法（状态转移表、状态转移图、波形图、驱动方程、状态方程、输出方程）；3、掌握同步时序逻辑电路的分析与设计方法，掌握原始状态转移图的化简；4、了解异步时序逻辑电路的简单分析；5、掌握移位寄存器、计数器的功能、工作原理和实际应用等；6、掌握集成计数器实现任意进制计数器的方法；7、掌握用移位寄存器、计数器以及其他组合逻辑器件构成循环序列发生器的原理；第八章1、掌握门电路和分立元件构成的施密特触发器、单稳态触发器、多谐振荡器的电路组成及工作原理，掌握相关参数的计算方法；2、掌握用555电路构成施密特触发器、单稳态触发器、多谐振荡器的方法以及工作参数的计算或者改变方法；1、了解ROM和RAM的基本概念；2、了解存储器容量的表示方法和扩展方法，了解存储容量与地址线、数据线的关系。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数字电路期末总复习知识点归纳详细
数字电路期末总复习知识点归纳详细一、简述亲爱的小伙伴们，又是一年一度的期末复习时刻来临了，这次复习的主角是数字电路知识。
让我们一起来看看哪些内容是重点，助力你的复习之旅吧！数字电路虽然听起来高大上，但其实与我们日常生活息息相关。
手机、电视、电脑等电子产品都离不开它。
因此掌握好数字电路知识，不仅对学习有帮助，还能更好地理解生活中的科技应用。
首先你得清楚数字电路的基本概念，比如什么是数字信号、什么是模拟信号。
这可是基础中的基础，得打好基础才能建起高楼大厦。
接下来是数字电路的逻辑门和逻辑代数，这些看似复杂的名词其实背后都有简单的逻辑原理，只要理解了就容易掌握。
别忘了组合逻辑和时序逻辑电路，它们是数字电路的核心部分，考试中的大题往往围绕它们展开。
此外数制与编码也不可忽视，它们在数字电路中有着举足轻重的作用。
1. 回顾本学期数字电路课程的重要性这个学期数字电路课程真是收获满满啊！时间过得飞快，转眼就要期末考试了，大家是不是觉得有必要好好复习一下呢？确实数字电路课程在电子信息技术领域可是非常关键的，这门课程就像打开了一扇神奇的大门，让我们了解了电子设备背后的秘密。
咱们学习的内容都是电子工程师必备的基础知识，对咱们未来无论是从事相关职业还是日常生活都很有帮助。
所以啊同学们，一定要重视这次的复习，为期末考试做好准备！这个段落力求简洁明了，使用口语化的表达方式，易于读者理解和接受。
同时加入了情感化的语气，增强了文章的人情味。
2. 复习目的与意义期末临近是时候开始我们的复习计划了，说到复习数字电路，可不是简单地过一遍课本，而是为了更好地掌握这门课的知识和技能，帮助大家在即将到来的期末考试中取得好成绩。
所以今天就来一起梳理下复习目的和意义，让大家明白为什么要这么认真地对待这次复习。
首先复习数字电路是为了巩固我们学过的知识，毕竟课本上的内容那么多，不可能一下子全记住。
通过复习我们可以再次梳理知识脉络，加深理解确保学过的内容都能牢牢掌握。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）综合版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：可以相互转化.db（不可读）.lib（可读）加了功耗信息.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
数字电路知识整理总结
数字电路知识整理总结数字电路是电子信息类专业的重要基础课程，它在现代电子技术中扮演着至关重要的角色。
数字电路以数字信号为研究对象，通过对数字信号的处理和传输，实现各种复杂的逻辑功能。
一、数字电路的基本概念数字电路中的信号只有两种取值，通常用 0 和 1 来表示。
这与模拟电路中的连续信号不同。
数字信号具有精度高、抗干扰能力强等优点。
在数字电路中，常用的逻辑门包括与门、或门、非门、与非门、或非门和异或门等。
这些逻辑门是构建数字电路的基本单元。
二、数制与编码数制是数字电路中表示数量的方式，常见的数制有二进制、八进制、十进制和十六进制。
二进制是数字电路中最常用的数制，因为其只有 0 和 1 两个数字，便于电路的实现和处理。
编码则是将信息用特定的数字组合表示。
例如，BCD 码是用四位二进制数表示一位十进制数；格雷码在相邻的两个编码之间只有一位数字不同，常用于减少误差。
三、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，没有记忆功能。
常见的组合逻辑电路有加法器、编码器、译码器、数据选择器和数据分配器等。
加法器是实现加法运算的电路，半加器和全加器是其基本组成单元。
编码器将输入的信号转换为特定的编码输出。
译码器则是将编码转换为对应的输出信号。
数据选择器从多个输入数据中选择一个输出，数据分配器则将输入数据分配到多个输出端。
四、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路之前的状态有关，具有记忆功能。
触发器是时序逻辑电路的基本存储单元，常见的触发器有 SR 触发器、JK 触发器、D 触发器和 T 触发器。
计数器用于计数脉冲信号的个数，可分为同步计数器和异步计数器。
寄存器用于存储一组二进制数据。
五、数字电路的分析与设计数字电路的分析是根据给定的电路，求出其输出与输入之间的逻辑关系。
常用的分析方法有逻辑代数法和卡诺图法。
逻辑代数法通过运用逻辑运算规则来化简逻辑表达式。
卡诺图法则通过图形化的方式来简化逻辑函数。
数字集成电路考试重点
集成电路设计考点1.填空题1.NM L和NM H的概念，热电势，D触发器，D锁存器，施密特触发器。
低电平噪声容限：VIL-VOL高电平噪声容限：VOH-VIH这一容限值应该大于零热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。
2.MOS晶体管动态响应与什么有关？（本征电容P77）MOS晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负载引起的额外电容所需要的时间。
本征电容的来源：基本的MOS结构、沟道电荷以及漏和源反向偏置PN结的耗尽区。
3.设计技术（其他考点与这种知识点类似）P147怎样减小一个门的传播延时：减小CL：负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电容和扇出电容。
增加晶体管的宽长比提高VDD4.有比逻辑和无比逻辑。
有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。
这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS 下拉网络和一个简单的负载器件组成。
无比逻辑：逻辑电平与器件的相对尺寸无关的门叫做无比逻辑。
有比逻辑：逻辑电平是由组成逻辑的晶体管的相对尺寸决定的。
5.时序电路的特点：记忆功能的原理：（a）基本反馈；（b）电容存储电荷。
6.信号完整性。
（电荷分享，泄露）信号完整性问题：电荷泄露电荷分享电容耦合时钟馈通7.存储器与存储的分类按存储方式分随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。
顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。
按存储器的读写功能分只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。
随机读写存储器(RAM)：既能读出又能写入的半导体存储器。
按信息的可保存性分非永久记忆的存储器：断电后信息即消失的存储器。
数字集成电路复习笔记
数集复习笔记By 潇然2018.6.29名词解释专项摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。
传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。
t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转的响应时间。
传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。
设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。
它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。
定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。
设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。
速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。
公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。
换言之，载流子的迁移率是一个常数。
然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。
当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。
时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。
逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。
这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL 描述。
噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。
一个门对噪声的灵敏度是由低电平噪声容限NM L 和高电平噪声容限NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：NM L =V IL - V OLNM H =V OH - V IH沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。
数字电路期末总复习知识点归纳详细
. 第1章数字逻辑概论一、进位计数制1.十进制与二进制数的转换2.二进制数与十进制数的转换3.二进制数与16进制数的转换二、基本逻辑门电路第2章逻辑代数表示逻辑函数的方法，归纳起来有：真值表，函数表达式，卡诺图，逻辑图及波形图等几种。
一、逻辑代数的基本公式和常用公式1）常量与变量的关系Ａ+0＝Ａ与Ａ=⋅1ＡＡ+1＝1与0⋅A0=A⋅＝0AA+＝1与A2）与普通代数相运算规律a.交换律：Ａ+Ｂ＝Ｂ+ＡA⋅⋅=ABBb.结合律：（Ａ+Ｂ）+Ｃ＝Ａ+（Ｂ+Ｃ）A⋅BC⋅⋅=⋅)A()B(Cc.分配律：)⋅＝+A⋅(CBA⋅A C⋅BA+++）B⋅=A)())(CABC3）逻辑函数的特殊规律a.同一律：Ａ+Ａ+Ａb.摩根定律：BA+B⋅A=ABA⋅=+，Bb.关于否定的性质Ａ＝A 二、逻辑函数的基本规则 代入规则在任何一个逻辑等式中，如果将等式两边同时出现某一变量Ａ的地方，都用一个函数Ｌ表示，则等式仍然成立，这个规则称为代入规则 例如：C B A C B A ⊕⋅+⊕⋅ 可令Ｌ＝C B ⊕则上式变成L A L A ⋅+⋅＝C B A L A ⊕⊕=⊕ 三、逻辑函数的：——公式化简法公式化简法就是利用逻辑函数的基本公式和常用公式化简逻辑函数，通常，我们将逻辑函数化简为最简的与—或表达式 1）合并项法：利用Ａ+1=+A A 或A B A B A =⋅=⋅, 将二项合并为一项，合并时可消去一个变量 例如：Ｌ＝B A C C B A C B A C B A =+=+)( 2）吸收法利用公式A B A A =⋅+，消去多余的积项，根据代入规则B A ⋅可以是任何一个复杂的逻辑式例如 化简函数Ｌ＝E B D A AB ++解：先用摩根定理展开：AB ＝B A + 再用吸收法 Ｌ＝E B D A AB ++ ＝E B D A B A +++ ＝)()(E B B D A A +++ ＝)1()1(E B B D A A +++＝BA+3）消去法利用B+消去多余的因子=A+BAA例如，化简函数Ｌ＝ABCBA++A+BEAB解：Ｌ＝ABCAA+++BBBEA＝)BA+AB++)((ABCBAE＝)BEA+++BA)(B(BC＝)BCBA+++B++))()(A(C(BBB=)BA++C+(C(A)B=AC++BA+AABC=CA+B+AB4)配项法利用公式C=⋅++⋅将某一项乘以（A+⋅BAABCCBAA⋅A+），即乘以1，然后将其折成几项，再与其它项合并。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm 自己算4、EDA 设计流程IP 设计SystemC 模块设计（verilog ）版图设计电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys 版权)：.db .lib （可读）.sdb .slib第2章 器件基础1、保护IC 的输入器件以抗静电荷（ESD 保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
ξC取决于掺杂浓度和外加的垂直电场强度器件在V DS达到V GS --V T 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短沟道器件饱和区范围更大反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式（尤其是速度饱和）4、MOS管二阶效应阈值变化：随着器件尺寸的缩小，阈值电压变成与L、W、V DS有关短沟效应（漏端感应势垒降低（DIBL））：电压控制耗尽区宽度，V DS提高将会导致势垒降低，甚至过高的V DS将会导致源漏短路，称为源漏穿流窄沟效应：沟道耗尽区并不立即在晶体管边沿终止，而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W值较小时将会引起阈值电压升高亚阈值导通：在V GS接近甚至略小于V T时，I D仍然存在热载流子效应：原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。
数字集成电路知识点
t /
Vin
out
p
1
数字集成电路知识点总结-by tong li
一、按存储单元状态变化分类：同步时序电路和异 b.采用本地时钟网络（而不是树形布线）可以减少 步时序电路 时钟偏差，但增加了电容负载和功耗 二、按输出信号的特点分类：米里（Mealy）型和 c.如果数据沿，可以消除竞争，以牺牲性能为代价 摩尔（Moore）型 一个方向流动， 可使数据和时钟按相反的方向布线 14.锁存器和寄存器 d.把电源线（VDD 或 GND）放在时钟线的旁边可 Latch: 电平触发 以减少或避免与相邻信号网络的耦合 Register: 边沿触发 e.电源供电不稳是引起抖动的重要原因，通过加入 15.如何实现存储功能：双稳态原理 片上去耦电容可以减少影响，但增大了面积 16.亚稳态状态切换的条件： 1. 切断反馈环路； 2. 触 21.加法器 发强度超过反馈环 逐位进位加法器：tadder = (N-1)tcarry + tsum 17.存储类型：静态（基于正反馈） ；动态（基于电 镜像加法器：进位产生电路只有 2 个晶体管，提高 容） 了性能 18.互连寄生现象的影响 传输门加法器：24 个晶体管 降低电路可靠性 进 位 旁 路 加 法 器 ： tadder = tsetup + Mtcarry + 影响性能:增大延时\增加功耗 (N/M-1)tbypass + (M-1)tcarry + tsum 寄生效应类型:电容(串扰)、电阻(欧姆电压降、电 进位选择加法器：线性进位选择加法器、平方根进 迁移)、电感(Ldi/dt 电压降、传输线效应) 位选择加法器 19.时钟的非理想化 超 前 进 位 加 法 器 ： (1)包括： CO,K=f(AK,BK,CO,K-1)=GK+PKCO,K-1 时钟偏差：时钟沿到达不同空间的时间差别；各个 加法器性能比较: 周期的偏差相同；不造成时钟周期的变化，只有相 50 位的偏移；衡量时钟分布好坏的指标； Ripple adder 时钟抖动： 给定空间上时钟周期的变化； 可正可负， 40 平均值为 0 的随机量；需要严格限定抖动的范围； 30 衡量时钟本身好坏的指标； Linear select 20 (2) 产 生 原 因 ： a.clock generation- 时 钟 生 成 ； b.devices-设备； c.interconnect-互连； d.power supply10 Square root select 电源；e.temperature-温度；f.capacitive load-电容性 0 0 20 40 60 负载；g.coupling to adjacent lines-耦合到相邻线路。 N (3)影响：a.正偏差增加了时钟周期的有效长度，提 升了电路的性能。b.负偏差缩短了时钟周期的有效 22.存储器结构:译码器，阵列，层次化，按内容寻 长度，降低了电路的性能。 址 偏差的影响：Minimum cycle time:T + = tc-q + tlogic+ 23. 非 易 失 性 存 储 器 ： EPROM 、 EEPROM tsu (E2PROM)、FLASH 抖动的影响：TCLK-2tjitter>=tc-q+tlogic+tsu 分析题 (4)解决方法：沿触发系统 1.反相器的电压传输特性曲线(VTC) T =tclk-q + tlogic + Tsu - d + 2 Tjitter 20. 时钟网络设计 (1)目的:使时钟偏差和抖动最小化；时钟网络功耗 最小 (2)设计自由度： 基本拓扑和层次;导线材料的类型； 导线和缓冲器的尺寸;上升和下降时间;负载电容的 划分 (3)设计方法： a.采用 H 树结构或更为一般的布线匹配的树结构， 使从中央时钟分配源到单个钟控元件的时钟路径 均衡
《数字集成电路设计》复习提纲
《数字集成电路设计》复习提纲(1-7,10,11章)2011-121. 数字集成电路的成本包括哪几部分？2. 数字门的传播延时是如何定义的？3. 集成电路的设计规则(design rule)有什么作用？4. 什么是MOS晶体管的体效应？什么是沟道长度调制效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Vin=0、VDD、VM时，两个管子什么区？V DD8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。
9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。
10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？V outV in0.511.522.512. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。
1C L = 8 C13.(1)用静态互补CMOS 门实现如下功能，画出电路连接图。
Out=AB+CD(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。
反相器尺寸：NMOS 管=1，PMOS 管=2。
14. 分析下列动态电路的功能。
OutClkClkAB CM pM e15. 下面的电路是什么功能？16.描述超前进位加法器的基本原理。
17.CLK1和CLK2存在正时钟偏差，即CLK2比CLK1晚。
（1）给出最小时钟周期的约束表达式，考虑时钟偏差。
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数集复习笔记By 潇然2018.6.29 名词解释专项摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。
传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。
t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转的响应时间。
传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。
设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。
它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。
定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。
设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。
速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。
公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。
换言之，载流子的迁移率是一个常数。
然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。
当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。
时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。
逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。
这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。
噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。
一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：NM L =V IL - V OL NM H =V OH - V IH沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。
但事实上导电沟道的有效长度由所加的V DS 调制：增加V DS 将使漏结的耗尽区加大，从而缩短了有效沟道的长度。
集肤效应：高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。
开关阈值：电压传输特性（VTC ）曲线与直线Vout=Vin 的交点。
有比逻辑：有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。
在互补CMOS 中，PUN （Pull Up Network ）的目的是当PDN 关断在VDD 和输出之间提供一条有条件的通路。
在有比逻辑中，整个PUN 被一个无条件的负载器件所替代，它上拉输出以得到一个高电平输出。
这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS 下拉网络和一个简单的负责器件组成。
时钟偏差：我们一直假设两相时钟C L K _________和CLK 完全相反，或产生反相时钟信号的反相器的延时为0。
但事实上，由于布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。
这一影响称为时钟偏差。
流水线：流水线是一项提高资源利用率的技术，它增加了电路的数据处理量。
我们在逻辑块之间插入寄存器，这使得一组输入数据的计算分布在几个时钟周期中。
这一计算过程以一种装配线的形式进行，因此得名流水线。
电压传输特性（VTC ）：一个逻辑门输出电压和输入电压之间的关系。
信号摆幅（V sw ）：最高输出电平V OH 与最低输出电平V OL 之差。
扇出：连接到驱动门输出端的负载门的数目。
扇入：一个门输入的数目。
MOS 晶体管的阈值电压：MOS 晶体管发生强反型时V GS 的值。
体效应：MOS 晶体管的源极和衬底的电压不相等。
亚阈值：对于NMOS 晶体管，当V GS 低于阈值电压时，MOS 晶体管已部分导通，这一现象称为亚阈值。
闩锁效应：在MOS工艺内，同时存在的阱和衬底会形成寄生的n-p-n-p结构，这些类似闸流管的器件一旦激发即会导致V DD和V SS线短路，这通常会破坏芯片。
组合逻辑电路：在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，而不存在任何从输出返回到输入的连接。
时序逻辑电路：电路的输出不仅与当前的输入数据有关，而且也与输入信号以前的值有关。
电气努力：一个门的外部负载与输入电容之间的比。
逻辑努力：对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比值建立时间：在时钟翻转之前数据输入必须有效的时间。
保持时间：在时钟边沿之后数据输入必须仍然有效的时间。
寄存器：边沿触发的存储元件。
锁存器：电平敏感的器件。
触发器：由交叉耦合的门构成的任何双稳态元件。
3.2 二极管二极管结电容，m为梯度系数3.3 MOS晶体管1. 优点：开关性能良好寄生效应小集成度高制造工艺简单寄生效应小集成度高2. 手工分析标准模型手工分析时注意，一般都默认为器件为短沟道，故在饱和区时Vmin通常取V DSAT。
3. 开关模型①等效电阻（过渡期间器件电阻的平均值）②关于等效电阻的性质4. MOS晶体管电容模型①覆盖电容（结构电容），xd为长度交叠部分，Co取决于工艺②沟道电容Leff为有效栅长。
在截止区时C GB独占沟道电容，V GS>V T后器件进入线性电阻区，此时反型层的产生使C GB降为零，沟道电容由栅源与栅漏端平分；V DS足够大后，器件进入饱和区，源端产生三分之二总沟道电容，而漏区认为沟道电容为零。
③扩散电容（结电容）总结：一般来说扩散电容的影响至多与栅电容相等，并常常更小些。
所以栅电容起主导地位。
5. 寄生电阻4.4 导线模型1. RC集总模型2. Elmore延时RC链5.0 对逻辑门的基本要求“再生”特性：逻辑门的“再生”特性能使被干扰的信号能恢复到名义的逻辑电平条件：合法区的增益小于1，过渡区的增益大于15.2 静态CMOS反相器概述CMOS电路的特点①噪声容限大②逻辑电平与器件的相对尺寸无关（无比逻辑）③稳态时，输出具有有限电阻④输入电阻极高⑤静态功耗小5.3 CMOS静态特性1. 开关阈值注意VM与Wp与Wn的比值成正比，但其实变化并不敏感，V M=0.5V DD时Wp/Wn=3.52. 影响传输特性的因素① VDD产生的增益降低VDD产生的影响：a. 减少了能耗，但使门的延时增大b. 一旦电源电压与本征电压（阈值电压）变得可比拟，dc特性就会对于器件参数（如晶体管阈值）的变化越来越敏感c. 减小了信号摆幅，虽然帮助减少系统内部噪声，但对外部噪声源更敏感②工艺偏差③环境5.4 CMOS动态特性1. 减小门传播延时的方法①保持小电容②增加晶体管尺寸，注意self-loading！③增加VDD，注意热电子效应！2. 延时公式注意等效扇出f的表达式，其为负载电容与输入栅电容之比3. 反相器链4. 最优等效扇出与级数5.5 功耗、能量1. 动态功耗①定义：电容充放电引起的功耗②表达式其中代表翻转活动性注：通过改变器件尺寸并同时降低电源电压是降低能耗的有效方法2. 短路功耗①定义：电源和地的直接通路引起的功耗②表达式：注：峰值短路电流Ipeak取决于：a.器件的饱和电流，也即器件尺寸 b.电源电压c.输入输出的斜率之比3. 静态功耗①定义：主要包括PN结反偏漏电和亚阈值漏电②表达式：4. 设计的综合考虑总功耗：5. 减小功耗的方法①首要选择：减小电压②减小开关电流③减小物理电容6.2 静态CMOS设计特点：①在每一时间（除切换期间），每个门的输出总是通过低阻路径连至VDD或VSS②静态时，门的输出值总是由电路所实现的布尔函数决定（忽略开关周期内的瞬态效应）1. 互补CMOS①互补CMOS特点a. 无比逻辑b. 电源到地全摆幅，噪声容限大、鲁棒性好c. 输入阻抗极高，输出阻抗低d. 无静态功耗e. 传播延时与负载电容以及晶体管的电阻有关、与扇入扇出有关②开关延时模型a. 晶体管尺寸注意串联尺寸加倍、并联尺寸不变的原则b. 传播延时和扇入/扇出的关系③高速复杂门（降低延时的方法）a. 加大晶体管尺寸b. 逐级加大晶体管尺寸（越靠近输出端尺寸越小，使越靠近电极端的电阻R min）c. 优化晶体管次序（关键路径上的晶体管靠近门的输出端）d. 重组逻辑结构（降低每一级输入数，减弱输入与延时的平方关系）e. 加入缓冲器f. 减少电压摆幅（降低延时、功耗，但使下一级驱动电平减小，需要用灵敏放大器恢复）g. 采用不对称逻辑门h. 设计输入端完全对称的逻辑门（减少不同输入端驱动时延时的差别）④逻辑链的速度优化d为归一化延时，p为归一化本征延时，g为逻辑努力，f为等效扇出（电气努力），h也被称为门努力逻辑努力定义：对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比值注：p、g与门的类型有关，与门的尺寸无关如上图，g的求法为对应输入的总栅电容数/3，p的求法为输出端看进去的所有栅电容数/3分支努力b>=1，无分支时b=1步骤就这次考纲而言不需要记，但以后可能会需要，详见P1862. 有比逻辑①有效负载②伪NMOS（推导过程必考）基本特点：改进方法：a.采用可变负载b.采用差分串联电压开关逻辑（DCVSL）3. 传输管逻辑基本特点：a. 由NMOS晶体管构成，且成对出现b. 输入信号加在NMOS的栅端(G)，以及源端(S)或者漏端(D)c. 无静态功耗（稳态时，VDD到GND不存在导电通路）d, 器件数目下降，从而降低了寄生电容e. 缺点：存在阈值电压损失①差分传输管逻辑优点：a.结构简单 b.具有模块化的特点②稳定有效的传输管设计a. 电平恢复器b. 采用零阈值输出管c. 传输门作用：Ex1.两输入多路开关S为1时A传入，S为0时B传入Ex2.传输门XORB为1时F为A的非，B为0时左边传递弱A，右边传递强A 6.3 动态CMOS设计1. 动态逻辑基本原理2. 动态逻辑特点：①无比逻辑②全摆幅输出③开关速度快（输入电容小，与伪NMOS相同）④无静态功耗，但总功耗高于静态CMOS⑤上拉改善，下拉速度变慢⑥逻辑功能仅由PDN实现，晶体管数目N+2（面积小）⑦需要预充电、求值时钟⑧对漏电敏感，需要保持电路3. 动态门设计问题①电荷泄漏（主要漏电流是亚阈值电流）②电荷分享③电容耦合（动态门驱动静态门，且输出位于高阻结点态）④时钟馈通（时钟输入与动态输出结点之间电容耦合）4. 多米诺逻辑组成：动态逻辑+反相器多米诺逻辑可以串联，数目取决于：在求值的时钟阶段，相串联的各级动态逻辑所能传播的最大级数特征：7.0 时序逻辑电路概述存储机理：基于正反馈（静态）、基于负反馈（动态）（注意概念背诵）7.1 锁存器1. 时间定义①研究不同时刻、一个信号所必须满足的条件：最短时钟周期②研究同一时刻、不同信号所必须满足的条件：防追尾2. 多路开关型锁存器的管级实现① CMOS传输门开关② CMOS传输管开关7.2 寄存器1. 基于主从结构的边沿触发寄存器建立时间：t su=3t pd_inv+t pd_tx（CLK低电平时D必须通过I1、T1、I3、I2）维持时间：t hold=0（高电平到来后T1关断，输入上的任何变化无法影响输出）传播延时：t c-q=t pd_tx+t pd_inv（CLK高电平到来前，D已传至I4，故高电平到来后数据通过T3、I6）（注意掌握分析方法，必考！）2. 减小时钟负载的静态主从寄存器建立时间：t su=t pd_tx（CLK低电平时D只需要通过T1，I2是一个小尺寸反相器，旧数据与新数据无法竞争）维持时间：t hold=0（高电平到来后T1关断，输入上的任何变化无法影响输出）传播延时：t c-q=t pd_tx+2t pd_inv3. 传输管主从下降沿触发器A、B点存在阈值电压损失建立时间：t su=t pd_tx+2t pd_inv（CLK高电平时D必须到达B）维持时间：t hold=0传播延时：t c-q=t pd_tx+t pd_inv7.3 静态SR触发器有比CMOS SR触发器假如Q非的初态为1，那么M2应为导通状态；次态S为1，时钟上升沿到来后，仍未关断的M2管与已经导通的CLK与S管会在Q点产生竞争；只有当CLK、S管尺寸较大、饱和电流较大时，Q非才能尽快到0，从而使M4导通、Q为1、关断M27.4 动态锁存器和寄存器特点：①结构比静态锁存器、寄存器简单②由于漏电，需要周期刷新③需要输入阻抗高的读出器件，“不破坏”地读信息1. 正沿触发的动态寄存器解释：寄存器求值期间，clk=1，节点A处于高阻抗状态；维持期间，clk=0，节点B 处于高阻抗状态；建立时间：t su=t pd_T1维持时间：t hold=0传播延时：t c-q=t pd_I1+t pd_T21+t pd_I2考虑时钟重叠的影响：注意，不论是0-0交叠还是1-1交叠，都会产生短暂的从D到Q的直接通路。