与非门版图设计
二输入与非门、或非门版图设计
课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：内容（方法、步骤、要求或考核标准及所需工具、设备等）一、实训设备与工具1．PVI计算机一台；2．Tanner Pro集成电路设计软件二、实训方法、步骤与要求1．二输入与非门电路的线路结构2．二输入或非门电路的线路结构3．CMOS倒相器电路的版图4．根据与非门、或非门线路结构，在一个工程中，重新新建两个新CELL，分别对应与非门和或非门版图，并设计与非门、或非版图结构。
实验二 二输入与非门版图绘制
姓名:_ 谢小玲学号:_2011850038_ 实验日期:_2014.4.3与非门版图绘制一、实验目的利用candence软件绘制与非门版图二、实验内容1、熟悉cadence 定制设计软件平台的基本界面与使用、设计文件组织式；2、了解工艺文件、版图设计等的大致概念，熟悉cadence 软件版图设计相关的功能；3、绘制与非门版图。
三、实验方案及流程图（一）版图绘制前的准备工作1、启动VMware、CentOS虚拟机，将display.drf和csmc0p6um.tf拷贝到bt1138下的exp 目录下，然后打开终端窗口。
2、在终端窗口输入以下命令：cd bt1138/exp/icfb出现的主窗口如图所示3、建立工艺库（1）点击File→New→Library，在随后出现的New Library设置窗口中确定Compile a new techfile 被选中，然后“Name”栏输入工艺库的名字为csmc_tf，然后点OK ；（2）在随后出现的对话框中ASCII Technology File 一项中输入 csmc0p6um.tf，然后点击“OK ”，会出现一个信息窗口，提示已经成功建立工艺库；4、建立设计库（1）主窗口中File→New→Library，会出现New Library 设置窗口，确定“Attach to an existing techfile”选项被选中，库名“Name”设定为“test1”，然后点击“OK”。
（2）在随后弹出设置Technology 库的窗口，选中csmc_tf，然后点击“OK”。
（3）File→New→cell view，在弹出的的窗口中Library Name 为test1，Cell Name输入andnot,通过下面的下拉菜单选中Virtuoso，View Name则会自动变为“layout”，然后点击“OK”，会自动打开出两个窗口：annot的layout编辑窗口，以及LSW窗口。
TTL与非门版图设计
TTL与非门版图设计
一、实验目的
集成电路设计通常需要经历三个阶段：系统设计、电路设计和版图设计。
版图设计是集成电路设计的重要一环，也是IC设计的最后一个环节。
Tanner Tools中的L-Edit是一款PC版的设计软件，其输出格式为标准的CIF格式，版图可以人工布线也可以根据电路设计完成后生成的EDIF格式网表利用标准单元库自动完成布局布线。
本实验就是利用版图编辑软件L-Edit来完成集成电路的
版图设计与编辑，使学生能够掌握集成电路版图设计与编辑的基本知识与技能。
二、实验设备及器材
微型计算机、版图编辑软件L-Edit
三、实验要求
针对上图所示的五管TTL与非门电路或自选其它形式TTL与非门电路进行版图设计，给出复合版图。
四、参考资料
1. 集成电路版图设计(影印版). 清华大学出版社，2004.1
2. 集成电路设计与布局实战指导. 科学出版社，2004.4。
与非门的版图设计实验报告参考模板
实验报告：与非门的版图设计与实现1. 实验目的1.1 了解Schematic设计环境；1.2 掌握与非门电路原理图输入方法；1.3 掌握与非门电路的版图绘制方法；1.4 掌握版图DRC、LVS验证及仿真方法。
2. 实验内容：1）、二与非门的电路及仿真：○1电路图：○2激励信号（以表格的形式给出）Function DCvoltage/V Voltage1/VVoltage2/VPeriod/SPulsewidth/SVdd dc 1.8 \ \ \ \ gnd dc 0 \ \ \ \A pulse \ 1.8 0 400n 200nB pulse \ 1.8 0 400n 200n ○3电路图的仿真结果。
2）、二与非门的版图及仿真：○1版图（写出版图的面积）版图面积大约为:15*14=210 um2○2版图的后仿提取网表○3激励信号（以表格的形式给出）Function DCvoltage/V Voltage1/VVoltage2/VPeriod/SPulsewidth/SVdd dc 1.8 \ \ \ \ gnd dc 0 \ \ \ \A pulse \ 1.8 0 400n 200nB pulse \ 1.8 0 400n 200n○4版图的仿真结果。
3、收获与感悟：通过这次与非门的实验，我更加熟练地学会了layout的过程，已经能够独立完成电路图、版图的制作和电路的仿真、寄生参数提取、电路后仿真。
这次实验完成后，我在做整个比较器设计的时候，我再次对这次设计的与非门进行了一些修改，主要是优化了面积，改善了输入输出端的位置，使我能在布局比较器的时候更方便。
可见我第一次设计出来的版图还是有很多地方欠考虑的，特别的面积没有做最好的优化，我在后面的实验中做了一些完善，最后还是完成了面积比较理想的完整的比较器。
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四输出与非门版图
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16) M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.5 16)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0Voltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0 V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
四输入与非门版图
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
与非门、或非门和异或门的版图设计
实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。
二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。
三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。
1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。
图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。
对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。
图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。
图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。
经典或非门版图设计
或非门版图设计
一、
1、打开S-edit程序
2、另存文件：点击菜单File----Save As
3、取代设定：点击菜单File-Replace setup
选择路径：C:\ProgramFiles\Tanner EDA\L-Edit11.1\samples\spr\example1＼lights）
二、
新建工程取名：blpmos
版图效果如下：
三、
重复一二步奏获得工程文件
cloms：
jiekou：
文件如下：
新建工程取名hfm；
在l_edit菜单下点击：
出现
点击
找到刚才新建的工程
分别点击加入：
点击
点击ok，工程文件就加入到hfm中。
以相同的办法加入其它两项并排好版图：
依照书上的版图连接线，效果如下：
点击：
如果符合规则，则如下图所示：
如果不符合规则，则如下图所示：
注意：如有错误提示则先将不符合规则的地方修改好再进行下一步。
然后点击：
在文件夹中打开：
点击
在
中设计参数的表如下：
点击
查看结果，有过改之，无过就可以完成啦。
效果如下：
从图中不难看出波形不够完美，可能与版图布局，走线不好有关，再接再厉。
D触发器 传输门 异或门 与非门 集成电路 版图
实验八 主从型D触发器的版图设计
【1】实验名称:主从型D触发器的版图设计
【2】目的：绘制主从型D触发器的版图，并对其进行DRC检测和T-Spice模拟仿真。
【3】使用设备和工具：微型计算机一台；Tanner软件
【4】实验时间：2011-05-30
【4】版图设计步骤和要求：
1、在做此项目之前明确此项目设计到的技术资料，知道所用的工艺，并熟悉此项目设计要求以及规则要求；
2、设置软件环境,即打开L_edit后一定要进行替换设置，具体操作方法见“IC版图设计—Tanner软件基本操作”。
3、设计规则与版图图层定义:弄清楚版图层次，根据工艺设计规则开始绘制版图。
5、要求：按照前述的设计方法设计出PMOS的W/L=12um/2um、NMOS的W/L=6um/2um 的主从型D触发器。
【5】电路图如下图所示：
【6】设计步骤
1、绘制W/L=12/2的PMOS管如下图所示：
2、绘制W/L=6/2的NMOS管，如下图所示：
3、按照电路图，将所有PMOS和NMOS管相连接起来。
如下图所示：
4、将D触发器转化成 T-Spice文件。
5、T-Spice模拟：
6、仿真结果如下图所示：。
集成电路版图或非门的版图实验
或非门版图实验
1、打开L-Edit程序
2、另存新文件：选择File---Save As命令，打开“另存为”对话框，在“保存在”
下拉表框中选择存储目录，在“文件名”文本框中输入新的文件名。
3、取代设定：选择File----Replace Setup命令，将出现一个对话框，单机Form file
下拉列表框右侧的Browser按钮，并选择light.tdb文件，在单击确定。
4、再按照要求画出pmos，如下图：
5、按照要求画出nmos，如下图：
6、接着对画好的版图进行DRC检查。
7、再新建一个Layout文件，命名为NAND.tdb,把mos.tdb下的nmos和pmos拷
贝到NAND.tdb目录下，在放置到版图中，进行DRC检查。
8、接着就是画出p_bulk，如下图：
9、然后画出n_bulk，如下图：
10、然后把各部分放到一张版图上，进行连接，然后进行DRC检查，如下图：
11、然后将图导出，生成网表文件，接着用T-spice打开，进行模拟。
对模拟
的量添加命令，如下：
.include "E:\Program Files\Tanner\tanner\TSpice70\models\ml2_125.md"
.tran/op 2n 80n method=bdf
.print tran v(A) v(B) v(Y)
vdc1 Vdd GND 5
vpulse1 A GND PULSE (0 5 0 2n 2n 8n 20n)
vpulse2 B GND PULSE (0 5 0 4n 4n 16n 40n)
仿真波形图如下：。
三输入与非门版图设计
目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (2)2 三输入与非门电路原理图编辑 (3)2.1 三输入与非门电路结构 (3)2.2 三输入与非门电路仿真分析波形 (4)2.3 三输入与非门电路的版图绘制 (5)2.4 三输入与非门版图电路仿真并分析波形 (6)2.5 LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：电路原理图网表 (10)附录二：版图网表 (11)1 绪论1.1 设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。
国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。
CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。
tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice 程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件L-Edit Pro 包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
cadence与非门
与非门版图设计与仿真一．实验目的1.熟悉Hspice的用法以及网表的规则写法1.熟悉cadence软件的使用以及如何利用cadence画版图2.熟悉对版图DRC验证和lvs检查二.实验器材已安装Hspice和VWware软件的电脑，和虚拟机要有cadence软件三.实验内容1）与非门的电路仿真2）Layout的认识3）反相器Layout设计4）DRC验证5）LVS验证四.实验步骤1.写好与非门的网表如下*lab1 nand.sp.include 'hua05.sp'.global VDD GNDM1 OUT A VDD VDD PMOS W=1.4U L=0.6UM2 OUT B VDD VDD PMOS W=1.4U L=0.6UM3 N1 A GND GND NMOS W=1.4U L=0.6UM4 OUT B N1 GND NMOS W=1.4U L=0.6UV1 VDD GND 5V2 A GND PULSE(0 5 0ns 0.5ns 0.5ns 5ns 10ns)V3 B GND PULSE(0 5 5ns 0.5ns 0.5ns 10ns 15ns).OPTIONS POST.TRAN 0.01ns 60ns.end 2在Hspice软件上仿真，看波形图是否符合3.画出反相器版图，再进行DRC验证，得到必须为没有错误如下：3.在linux系统里拷贝bd07.lvs和inv.gds和nand.sp到test-nand文件夹里，修改网表文件名为nand.sp，以及bd07.lvs和bd07.lpe的文件，并执行：CIW－>File －>Export－>Stream…生成nand.gds文件5.进行lvs检查，终端代码如下：％LOGLVS％htv％case％cir /home/icer/test-nand/nand.sp (网表的路径)%:con nand （网表中单元名）%:exit_____________________________%PDRACULA%:/g /home/icer/test-nand/bd07.lvs (LVS规则文件名)%:/f%./6.检查上述生成lvsout文件，看原理图与版图是否匹配7.进行lpe检查，生成PRENENT.DAT文件，终端代码如下：%PDRACULA%:/g /home/icer/test-nand/bd07.lpe (LVS规则文件名)%:/f%./8.在windows下将PRENET修改成SP文件，然后打开文件将PM和NM修改成NMOS 和PMOS，保存9.编写HFZ.sp文件如下：* Lab1 nand.sp.include 'hua05.sp'.include 'PRENET.sp'.global vdd gndX1 A B OUT PRENETV1 VDD GND 5V2 A GND PULSE(0 5 0ns 0.1ns 0.1ns 5ns 10ns)V3 B GND PULSE(0 5 5ns 0.1ns 0.1ns 10ns 15ns).OPTIONS POST.TRAN 0.01ns 60ns.end10.将hua05.sp 和PRENET.sp，nand.sp 和HFZ.sp拷贝到同一个文件夹里11.用Hspice打开HFZ.sp文件，分析，看波形图如下：五.实验总结本次实验对我受益匪浅，通过本次与非门的实验，我更加熟悉了Hspice 软件和cadence软件，熟悉了利用这两个软件来制作网表，版图，以及DRC 验证，lvs检查，lpe检查。
实验二-CMOS与非门版图设计
实验二模拟静态与非门逻辑电路的特性和瞬态特性
一、实验目的
1.学习中原理图设计与分析
2.掌握静态逻辑电路设计原理
3.分析静态逻辑电路（与非门）的特性和瞬态特性
二、预习要求
1、根据性能和指标要求，设计并计算电路的有关参数。
2、掌握编辑环境，设计静态与非门逻辑电路原理图。
3、掌握仿真环境，完成反相器的仿真。
三、与非门版图的设计方法
1、确定工艺规则。
2、绘制与非门版图。
3、加入工作电源进行分析
4、比较
四、实验内容
完成与非门版图设计，与非门的原理图如下，要求在画出电路元件，并且给出输入输出端口以及电源和地线。
画出上述晶体管对应的版图，并且要求画出的版图在电学上，物理几何上，
以及功能一致性上正确，版图的设计参考样式如下：
五、后仿真与改进
对于设计的版图是否能够达到优异的性能，需要通过提取版图上的寄生参数，对含有版图寄生参数的电路进行仿真才能知道，很多时候版图上错误的走线，布图方法会导致致命的错误。
对于与非门版图设计，需要进行以下仿真：给与非门的输入以不同的阶越信号的输入，观察与非门的输出信号的变化。
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
cadence与非门
cadence与⾮门与⾮门版图设计与仿真⼀．实验⽬的1.熟悉Hspice的⽤法以及⽹表的规则写法1.熟悉cadence软件的使⽤以及如何利⽤cadence画版图2.熟悉对版图DRC验证和lvs检查⼆.实验器材已安装Hspice和VWware软件的电脑，和虚拟机要有cadence软件三.实验内容1）与⾮门的电路仿真2）Layout的认识3）反相器Layout设计4）DRC验证5）LVS验证四.实验步骤1.写好与⾮门的⽹表如下*lab1 nand.sp.include 'hua05.sp'.global VDD GNDM1 OUT A VDD VDD PMOS W=1.4U L=0.6UM2 OUT B VDD VDD PMOS W=1.4U L=0.6UM3 N1 A GND GND NMOS W=1.4U L=0.6UM4 OUT B N1 GND NMOS W=1.4U L=0.6UV1 VDD GND 5V2 A GND PULSE(0 5 0ns 0.5ns 0.5ns 5ns 10ns)V3 B GND PULSE(0 5 5ns 0.5ns 0.5ns 10ns 15ns).OPTIONS POST.TRAN 0.01ns 60ns.end 2在Hspice软件上仿真，看波形图是否符合3.画出反相器版图，再进⾏DRC验证，得到必须为没有错误如下：3.在linux系统⾥拷贝bd07.lvs和inv.gds和nand.sp到test-nand⽂件夹⾥，修改⽹表⽂件名为nand.sp，以及bd07.lvs和bd07.lpe的⽂件，并执⾏：CIW－>File －>Export－>Stream…⽣成nand.gds⽂件5.进⾏lvs检查，终端代码如下：％LOGLVS％htv％case％cir /home/icer/test-nand/nand.sp (⽹表的路径)%:con nand （⽹表中单元名）%:exit_____________________________%PDRACULA%:/g /home/icer/test-nand/bd07.lvs (LVS规则⽂件名)%:/f%.//doc/b3d4609fda38376bae1fae0d.html6.检查上述⽣成lvsout⽂件，看原理图与版图是否匹配7.进⾏lpe检查，⽣成PRENENT.DAT⽂件，终端代码如下：%PDRACULA%:/g /home/icer/test-nand/bd07.lpe (LVS规则⽂件名)%:/f%.//doc/b3d4609fda38376bae1fae0d.html8.在windows下将PRENET修改成SP⽂件，然后打开⽂件将PM和NM修改成NMOS 和PMOS，保存9.编写HFZ.sp⽂件如下：* Lab1 nand.sp.include 'hua05.sp'.include 'PRENET.sp'.global vdd gndX1 A B OUT PRENETV1 VDD GND 5V2 A GND PULSE(0 5 0ns 0.1ns 0.1ns 5ns 10ns)V3 B GND PULSE(0 5 5ns 0.1ns 0.1ns 10ns 15ns).OPTIONS POST.TRAN 0.01ns 60ns.end10.将hua05.sp 和PRENET.sp，nand.sp 和HFZ.sp拷贝到同⼀个⽂件夹⾥11.⽤Hspice打开HFZ.sp⽂件，分析，看波形图如下：五.实验总结本次实验对我受益匪浅，通过本次与⾮门的实验，我更加熟悉了Hspice 软件和cadence软件，熟悉了利⽤这两个软件来制作⽹表，版图，以及DRC 验证，lvs检查，lpe检查。
三输入或非门版图
文档来源为:从网络收集整理.word版本可编辑.欢迎下载支持. 三输入或非门版图设计目录1.绪论 .............................................................................................. 错误!未定义书签。
1.1版图设计基础知识.............................. 错误!未定义书签。
1.2版图设计方法 01.3设计目标 (2)2.三输入或非门电路 (3)2.1三输入或非门电路结构 (3)2.2三输入或非门电路电路仿真 (4)2.3三输入或非门电路的版图绘制 (5)2.4三输入或非门电路的版图电路仿真 (6)2.5LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：原理图网表 (10)附录二：版图网表 (10)1 绪论1.1 版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。
他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形[1]。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
布线完成模块间的互连，并进一步优化布线结果。
压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
1.2 版图设计方法可以从不同角度对版图设计方法进行分类。
如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。
如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。
实验七反相器,二输入与非门以及二输入或非门版图设计
学号姓名
实验七1.反相器
反相器EECMOS的schematic图如下所示
其中PMOS管L=180nm W=720nm NMOS管L=180nm W=240nm
根据schematic画出的layout图如下所示
其中该版图长：2.16um 宽：4.87um
则版图面积为S=L*W=2.16*4.87=10.5192(um^2)
经过多此修改后，DRC验证如下
LVS验证如下
2.二输入与非门
二输入与非门nand2的schematic图如下所示
其中两个PMOS管的L=180nm W=720nm 两个NMOS管的L=180nm W=720nm
根据schematic图画出的layout版图如下所示
其中nand2版图的长：2.76um 宽：5.14um
则版图的面积S=L*W=2.76*5.14=14.1864（um^2）
通过改错后，DRC验证结果如下
LVS验证结果如下
3.二输入或非门
二输入或非门nor的schematic图如下所示
其中两个PMOS管的L=180nm W=2.51um 两个NMOS管的L=180nm W=500nm
由schematic图画出的layout版图如下所示
由于PMOS管的宽度较大，为了提高能通过的峰值电流，不浪费diff的面积，最大限度打满了源漏孔
其中该版图的长：2.91um 宽6.65um
则版图面积S=L*W=2.91*6.65=19.3531（um^2）
通过改错，DRC验证结果如下
LVS验证结果如下。
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目录1绪论 (2)1.1 设计背景 (2)1.2设计目标 (2)2与门电路设计 (3)2.1电路原理 (3)2.2电路结构 (3)2.3与门电路仿真波形 (4)2.4与门电路的版图绘制及DRC验证 (5)2.5与门电路版图仿真 (6)2.6 LVS检查匹配 (6)总结 (8)参考文献 (9)附录一版图网表： (10)附录二电路图网表 (12)1绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2设计目标1.用MOS场效应管实现二输入与门电路。
2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。
3.用tanner软件中的W-Edit对反相器电路进行仿真，并观察波形。
4.用tanner软件中的L-Edit绘制反相器版图，并进行DRC验证。
5.用W-Edit对反相器的版图电路进行仿真并观察波形。
6.用tanner软件中的layout-Edit对反相器进行LVS检验观察原理图与版图的匹配程度。
2与门电路设计2.1电路原理该电路是与门逻辑，实现Y=AB，其真值表如下表2.1：表2.1 与门真值表2.2电路结构用CMOS实现反相器电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是两个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，NMOS管的源极与衬底相连接低电平；原理图如图2.1图2.1电路原理图结构说明：在该电路图中，前一级为一个正常的输出电路，后一级为一个反相器，对前一级的输出取反。
当A,B输入低电平时，下面两个NMOS截止，上面两个PMOS 导通，输出为1，经反相器取反后，输出为0；当A,B输入为0,1时，与地相连的NMOS导通，与A 相连的PMOS导通，此时输出仍为1，取反后输出为0；当A,B输入为1，0时，与A 相连的NMOS 导通，与B相连的PMOS导通，此时输出为1，取反后为0；只有当A,B输入均为1,1时，下面两个NMOS同时导通，输出为0，经反相器取反后，输出为1。
2.3与门电路仿真波形进入T-spice软件，点击File，将电路图生成的网表添加到选项栏中，然后点击运行，波形图便会出现。
为了便于观察，点击工具栏中的chart，让输入，输出在不同的坐标轴下体现。
给与门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；波形图如下图2.2:图2.2 与门电路仿真波形2.4与门电路的版图绘制及DRC验证用L-Edit版图绘制软件对与门电路进行版图绘制。
首先要进行一些参数的设置，设置完成后点击左侧的工具栏可以对应画出相应的结构。
本设计中主要是绘制有源区avtive,栅极A,B，Nselect和Pselect,接触孔contact以及metal1和输出Y,电源Vdd和地Gnd，根据设计规则，可以画出版图。
版图画好后，点击DRC，检查电路版图是否正确，然后生成网表。
其版图如下图2.3所示图2.3 与门电路版图图2.4 DRC检查2.5与门电路版图仿真同与非门原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.5图2.5 与门电路版图波形图与非门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误；2.6 LVS检查匹配用layout-Edit对电路进行LVS检查验证，首先添加输入输出文件，点击File，选择要查看的输出，单击运行，会出现Verification对话框，观察输出结果检查电路原理图与版图的匹配程度；若出现Circuits are equal，则说明电路图与版图是互相匹配的，输出结果如下图2.6所示：图2.6 与门电路LVS检查匹配图由以上可得出结论：电路图与版图是互相匹配的。
总结经过两周的学习和调试，终于完成了本次课程设计，通过这次课程设计，我对版图工艺有了进一步的了解。
再借助典型器件特性的探讨，tanner软件模拟电路的原理图绘制，熟悉了tanner软件在此方面的应用，而且最重要的是增强了我对学习的信心。
这两周的设计让我明白，纸上得来终觉浅，觉知此事要躬行的道理。
设计过程中，我遇到一个难题，就是电路与版图不匹配，版图是经过DRC验证无误的，电路也是出了波形的，可是就是对不上。
经过仔细的检查，我发现问题出在版图上，DRC只是检验尺寸的合理性，它与电路图没有必然联系，而且我的输入输出接反了，导致我LVS检查不过关，修改后，终于匹配了。
我们在书本上所学得理论知识只是给实践做指导，理论必须应用于实践。
综合运用所学的知识完成了设计任务，使我更进一步熟悉了专业知识，并深入掌握仿真方法和工具、同时为毕业设计打下基础。
这次课设培养了综合运用所学知识的能力，独立分析和解决工程技术问题的能力；培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力，逐步树立正确的设计思想。
同时我要感谢我的指导老师张老师以及热心帮助我的同学们。
参考文献[1]钟文耀,郑美珠.CMOS电路模拟与设计—基于Hspice.全华科技图书股份有限公司印行,2006.[2]刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.附录一:版图网表：* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: I:\YANG\Layoutyang1.tdb* Cell: Cell0 V ersion 1.57* Extract Definition File: ..\tanner\LEdit90\Samples\SPR\example1\lights.ext * Extract Date and Time: 07/06/2013 - 13:35* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = Y (183,27.5)* 2 = Vdd (17,70)* 3 = Gnd (9,-14)* 6 = B (23,8)* 7 = A (37.5,7.5)M8 1 4 2 2 PMOS L=12u W=11.5uM7 1 4 3 3 NMOS L=12u W=10uM5 2 7 4 2 PMOS L=3u W=10uM4 4 6 2 2 PMOS L=3u W=10uM3 4 7 5 3 NMOS L=3u W=10.5uM2 5 6 3 3 NMOS L=3u W=10.5u* Total Nodes: 7* Total Elements: 6* Total Number of Shorted Elements not written to the SPICE file: 2 * Extract Elapsed Time: 0 seconds.END附录二:电路图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 6, 2013 at 13:26:36* Waveform probing commands.probe.options probefilename="Fileyang0.dat"+ probesdbfile="I:\YANG\Fileyang0.sdb"+ probetopmodule="Module0"* Main circuit: Module0M1 N9 A N2 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N2 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 Y N9 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N9 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N9 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 Y N9 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u * End of main circuit: Module0。