Qbo第3章 触发器与时序逻辑电路

a）CP=1期间均可触发，称作高电平触发，记为 “ ”；电平触发方式 b）CP=0期间可以触发，称作低电平触发，记为“ ”；
c）CP由0跳变到1时刻触发，称作上升沿触发，记为“ d）CP由1跳变到0时刻触发，称作下降升沿触发，记为“
”； ”。边沿触发方式
图3.1.6 钟控触发器的四种触发方式 （a）高电平触发 （b）低电平触发 （c）上升沿触发 （d）下降升沿触发
空翻现象：在CP=1期间，输入信号R和S若发生跳变， 触发器的输出将会发生一次以上的翻转。 防止“空翻现象”：要求触发器在CP=1期间，输入信 号R和S严格保持不变。
3．1 触发器
3.1.2 主从触发器
1．主从RS触发器
G5~G8组成的触发器称为主触发 器，R、S为输入端，CP是时钟信
号输入端，输出为Qm、Q
图3.1.14 波形图
3．1 触发器
2．D触发器
S d 、R d 端分别是触发器的
直接置位端和直接复位端，低 电平有效，CP是时钟信号输入 端，D端是D触发器唯一的一 个信号输入端。
特性方程 ：
Q n1 D (CP正边沿触发) 图3.1.15 D触发器的逻辑符号
3．1 触发器
表3.1.4 D触发器的特性表
JK触发器的特性方程为
Q n1
n
JQ
KQn，
令
D
J
n
Q
KQn
≥1
J K
CP
图3.1.20 D触发器转换为JK触发器
3．1 触发器
4．D触发器转换为T触发器
比较：D触发器的特性方程 Q n1 D，
T触发器的特性方程
Qn1
n
TQ
TQn，
使D
Qn1
n
TQ
TQn
T
Qn
T
=1
1D
Q
Q
CP 图3.1.21 D触发器转换为T触发器
时序逻辑电路的一般分析方法步骤是： （1）根据给定的逻辑电路图，写出时钟方程（同步时序
逻辑电路可以省略）。 （2）写出每个触发器的驱动方程（触发器控制输入信号
的逻辑函数式）。 （3）写出电路中各种触发器的特性方程。 （4）将各触发器的驱动方程代入相应的特性方程，得到
每个触发器的状态方程。 （5）根据逻辑电路图，写出电路的输出方程。 （6）根据已知条件，确定各触发器的初始状态，由各触
和输出方程可得：Q2nQ1nQ0n 110 时，Q2n1Q1n1Q0n1 111 ， Y=0； Q2nQ1nQ0n 111 时，Q2n1Q1n1Q0n1 000 ，Y=1。
表3.2.1 [例3.2.1]的状态转换表
时钟脉 冲CP
Qn2 Qn1 Qn0 Qn2+1 Qn1+1 Qn0+1 输出Y
D
Qn+1
0
0
1
1
3．1 触发器
3.1.4 触发器间的相互转换
1．JK触发器转换为T触发器
T触发器 ：采用边沿触发方式
T=1时，每来一个CP脉冲，触发 器的状态翻转一次； T=0时，CP 信号到达后，触发器状态保持不变。
特性方程：
Q n1
n
TQ
TQn
与JK触发器的特性方程
Q n1
n
JQ
Βιβλιοθήκη Baidu
KQn
比较结果：
发器的状态方程列出状态转换表或画出时序图。 （7）分析并确定电路的特点和完成的逻辑功能。 3.2.2 举例
3．2 时序逻辑电路分析
[例3.2.1] 分析图3.2.2所示的时序逻辑电路。
解：三个JK触发器的CP端连接在一起，且CP负边沿触发。各触 发器受同一时钟控制，所以这是一个同步时序逻辑电路，时钟方 程可以省略。
（1）写出每个触发器的驱动方程
J0=K0=1
J
1
Q0n
Q
n 2
K1 Q0n
J 2 Q0nQ1n
K 2 Q0n
（2）写出每个触发器的状态方程
图3.2.2 [例3.2.1]的时序逻辑电路
将各触发器的驱动方程代入特性方程得各触发器的状态方程：
Q0n1
n
J 0 Q0
K 0Q0n
n
Q0
Q1n1
n
J1Q1
K 1Q1n
利用基本RS触发器的记忆作用可消除开关振动产 生的影响。
图3.1.5 无抖动的单脉冲发生电路 （a）电路 （b）电压波形
3．1 触发器
2．钟控RS触发器
要求触发器动作在时间上同步，只有在同步控制 信号到达时，才会根据输入信号发生改变。
时钟脉冲信号，用CP表示。
3．1 触发器
时钟控制触发器有四种触发方式：
1
00 0
2
00 1
3
01 0
4
01 1
5
10 0
6
10 1
00 1
0
01 0
0
01 1
0
10 0
0
10 1
0
00 0
1
1
11 0
11 1
0
2
11 1
00 0
1
3．2 时序逻辑电路分析
（5）画出时序图
在时钟脉冲序列作用下，电路状态、输出 状态随时间变化的波形图叫做时序图。注意 以下三点：
Q2n1 0
Q n1 1
0
Q0n1 1
Y=0
第二个CP脉冲到来时，电路的现态是Q2nQ1nQ0n 001 ，代
入电路的状态方程和输出方程得状态 Q2n1Q1n1Q0n1 010 ，Y=0。
3．2 时序逻辑电路分析
由表中电路状态的变化规律可知，每来6个CP脉冲， 电路状态循环一次。
表3.2.1 [例3.2.1]的状态转换表
时钟脉冲CP Qn2 Qn1 Qn0 Qn2+1 Qn1+1 Qn0+1
1
00 0
2
00 1
3
01 0
4
01 1
5
10 0
6
10 1
00 1 01 0 01 1 10 0 10 1 00 0
1
11 0
11 1
2
11 1
00 0
输出Y
0 0 0 0 0 1
0
1
3．2 时序逻辑电路分析
缺少110和111两个状态。将这两个状态分别代入状态方程
3．1 触发器
3.1.3 边沿触发器 特点：仅在CP信号的上升沿或下降沿时刻才响应
触发器的输入信号，避免了触发器输出端的误动作， 提高了触发器的抗干扰能力。 1．边沿JK触发器
S d 、R d 端分别是触发器的直接置位端和直接复位端。
图3.1.11 边沿JK触发器的逻辑符号 （a）逻辑符号（上升沿触发） （b）逻辑符号（下降沿触发） （c）、（d）简化符号
3．1 触发器
（1）钟控RS触发器结构及工作原理
门G1、G2构成基本RS触发器，G3、G4构成触发导 引电路。R、S是触发器的输入端，CP是触发器的时钟
信号输入端。
特性方程：
Qn1 S RQn
约束条件：RS=0
图3.3.7 四位同步二进制加法计数器逻辑图
(a)逻辑电路；
(b)逻辑符号
3．1 触发器
3．1 触发器
边沿JK触发器特性方程是
Q n1
n
JQ
KQ（n CP有效边沿触发）
表3.1.3 边沿JK触发器的真值表
J
K Qn+1 逻辑功能
0
0
Qn
保持
0
1
0
置0
1
0
1
置1
1
1
n
Q
翻转
图3.1.12 JK触发器的波形图
3．1 触发器
[例3.1.1] 边沿JK触发器的逻辑符号如图所示，输入 信号J、K和时钟CP的波形如图3.1.14所示，设初始状 态Q=0。试画出输出端Q的波形图。 解：主要特点是CP下降沿到来时，触发器的状态由紧 邻CP下降沿前的J、K的输入信号决定。
Q0n
n
Q2
n
Q1
Q0nQ1n
Q2n1
n
J2Q2
K 2Q2n
Q0n
n
Q1
Q
n 2
Q0nQ2n
3．2 时序逻辑电路分析
（3）写出输出方程
Y=Q0Q2
（4）列出状态转换表
设电路的初始状态 Q2nQ1nQ0n 000 。 第一个CP脉冲负边沿到来，将现态Q2nQ1nQ0n 000 代入电 路的状态方程和输出方程得：
根据逻辑功能分为：RS触发器、JK触发器、T触发 器、D触发器等。
3．1 触发器
3.1.1 RS触发器 1．基本RS触发器 （1）结构及工作原理
R 、S 是触发器的信号输入端，与非门G1、G2的输 出信号分别反馈至G2、G1门的输入端，Q、Q 是触发 器的信号输出端，定义Q =1，Q =0 为触发器的1状态， Q= 0， =1Q为触发器的0状态。
。
m
G1~G4和G9组成的触发器称为从
触发器，输入端为Qm、Qm ，时钟
信号为CP ，输出为Q和 Q。
主从RS触发器的特性方程：
Q n1 S RQ n
约束条件：RS=0
图3.1.9 主从RS触发器 （a）逻辑图 （b）逻辑符号
3．1 触发器
2．主从JK触发器 将主从RS触发器的输出端Q、Q 的信号反馈至触发器
的输入端，解决输入信号间的约束问题。
图3.1.10 主从JK触发器
（a）逻辑电路
（b）逻辑符号
主从JK触发器的特性方程为：Qn1
n
JQ
KQn
3．1 触发器
主从触发器的优点： 克服了钟控RS触发器存在的“空翻”现象，消除 了主从RS触发器输入端的约束条件。
存在着新的问题：“一次变化”问题。 “一次变化”问题是指CP=1期间，由于J、K信号 的变化，主触发器可能产生翻转，造成从触发器的误 动作。
3．2 时序逻辑电路分析
3.2.1 概述 时序逻辑电路由两大部分组成
①存储电路:具有存储功能，通常由触发器构成。 ②组合逻辑电路：用于完成整个电路中所需要的输入 驱动、反馈以及信号输出等任务，通常由门电路构成。
按照存储电路变化的特点，分为同步时序逻辑电路 和异步时序逻辑电路。
3．2 时序逻辑电路分析
状态称为次态，用Qn+1表示。 R S
Q 逻辑功能
基本RS触发器状态方程：
Q n1 S RQ n
约束条件 S R 1
01 0
置0
10 1
置1
1 1 不变 保持
0 0 不定 不允许
3．1 触发器
基本RS触发器输入变量和输出函数之间的逻辑关 系用波形图来表示:
图3.1.2 基本RS触发器的波形图
令J=K=T 就将JK→T触发器
T
1N
Q
CP Q
图3.1.17 T触发器的逻辑符号
表3.1.5 T触发器的特性表
T
Qn+1
逻辑功能
0
Qn
保持
1
n
Q
翻转
3．1 触发器
T 触发器转换为 T 触发器 T 触发器功能只有一个：翻转（计数）
1
令 T T 1，每来一个CP脉冲，
T
Q
触发器的状态翻转一次，
3．1 触发器
触发器具备两个基本特点： 第一，具有两个不同的稳定状态，用来分别表示逻辑 状态的0和1，或二进制数的0和1； 第二，在不同的输入信号作用下可以置成1或0状态， 输入信号消失后，状态保持不变。
根据电路结构形式分为：基本RS触发器、同步RS 触发器、主从触发器、维持阻塞触发器、CMOS边沿触 发器等。
图3.1.1 用与非门组成的基本RS触发器 （a）基本RS触发器 （b）逻辑符号
3．1 触发器
输出端Q、Q 的关系式为： Q S Q
Q QR
S 0 ，R 1时， Q=1，Q =0，触发器处在1状态。
S 1 ，R 0时， Q=0，Q=1，触发器处在0状态。
S 1，R 1时，上式右边与左边相同，即触发器的状态保持
第3章 触发器与时序逻辑电路
3.1 触发器 3.2 时序逻辑电路分析 3.3 计数器 3.4 寄存器
逻辑电路分为两大类：
一类组合逻辑电路，其特点是任一时刻电路的输出仅取 决于该时刻电路的输入；
一类时序逻辑电路，其特点是任一时刻的输出信号不仅 决定于当前的输入信号，还决定于前一时刻电路的输 出信号。 时序逻辑电路具有存储功能或记忆功能。 时序逻辑电路的基本逻辑单元是触发器。
CP
T 触发器的特性方程是：
Q
Q n1
n
Q
T触发器转换为T’触发器
3．1 触发器
2．JK触发器转换为D触发器
Q n1
D(Qn
n
Q )
n
DQ
DQn
令J=D， K D
D
1J
Q
1
C1
1K
Q
转换电路
CP
图3.1.19 JK触发器转换为D触发器
3．1 触发器
3．D触发器转换为JK触发器
比较：D触发器的特性方程为 Qn1 D ，
不变。
3．1 触发器
S 0 ，R 0 时，Q=1，Q =1，之后当 S 、R端
输入的零状态同时结束，触发器的状态不能确 定，所以RS触发器的约束条件是:
S R 1（或RS=0）
3．1 触发器
触发器在接受触发信号之 前的状态称为现态，用Qn表示；
表3.1.1
基本RS触发器的特性表
触发器在接受触发信号之后的
钟控RS触发器在CP=1时的特性表 ：
表3.1.2 钟控RS触发器的特性表
S R Qn 0 00 0 01
0 10 0 11
1 00 1 01
1 10 1 11
Qn+1 逻辑功能
0
保持
1
0 0
置0
1 1
置1
1* 1*
禁用
图3.3.8 同步十进制计数器的逻辑图
3．1 触发器
（2）工作特点 输入信号R和S是高电平有效； 钟控RS触发器的触发方式为电平触发，带来“空翻现 象”。
3．1 触发器
74279和74LS279芯片集成了四个RS触发器。
图3.1.3 74279和74LS279的逻辑电路及引脚图
3．1 触发器
（2）基本RS触发器的工作特点 在输入信号全部作用时间内，可以直接改变输出
端Q和 Q 的状态，置位端 S 和复位端 R 的有效电平 是低电平，输入信号有约束条件（S R 1），即不允 许两个输入信号同时为有效电平。 （3）应用实例