实验二_组合逻辑电路设计(2012)

数字逻辑Ⅱ实验内容

实验二组合逻辑电路设计

一、实验目的

1．掌握使用中规模集成器件设计组合逻辑电路的方法；

2．掌握使用Verilog HDL设计组合逻辑电路的方法。

3．掌握组合逻辑电路的软件仿真方法。

二、实验仪器及设备

1．PC机 1台（1G以上内存）

2．Quartus II 8.1

三、实验准备及预习

1．复习用数据选择器和译码器实现组合逻辑电路的方法，完成实验内容（一）要求的电路设计，画出电路图。

2．复习Verilog HDL对常用组合逻辑电路的建模方法，完成实验内容（二）要求的电路设计，写出实现代码。

3．复习Quartus II的开发、仿真流程。

四、实验内容

(一)投票表决器的设计

1.使用一片74LS151和必要的门电路设计具有优先权的4人投票表决器。其中一人具有较高优先权，他和另外一人即可表决通过，否则其余3人必须都表决才能通过。

2.使用74LS138译码器和必要的门电路设计设计上述投票表决器。

3.在Quartus II 8.1环境中完成1、2电路图绘制、编译。

4.在Quartus II 8.1环境中建立1、2仿真波形文件，进行电路仿真，并记录仿

真结果。

4.实验报告要求：

（1）列出真值表，写出设计过程；

（2）打印或绘制电路图；

（3）打印仿真报告，或以表格形式记录结果，并对仿真结果进行分析，说明设计是否正确。

(二)4位全加器及显示译码电路设计

1.使用Verilog HDL设计4位全加器及显示译码电路。要求电路能够输入两个4位二进制数、及低位的进位，进行全加运算，并将产生的全加和以及进位分别送给两个共阴型7段显示译码模块译码输出。

2.在Quartus II 8.1环境中完成设计代码的输入、编译。

3.在Quartus II 8.1环境中建立仿真波形文件，进行电路仿真，并记录仿真结果。

4.实验报告要求：

（1）写出设计代码；

（2）打印仿真报告，或以表格形式记录抽样结果，并对仿真结果进行分析，说明设计是否正确。

五、思考题

1.能否仅用一片74LS151实现一位全减器？为什么？

2.总结使用MSI设计组合逻辑电路的方法。