逆计时数显定时器

电子课程设计

——逆计时数显定时器

学院：电子信息工程学院

专业、班级：自动化12 姓名：

学号：

指导教师：任青莲

2014年12月

目录

一、设计任务与要求 (4)

1.1、基本要求 (4)

1.2、设计任务及目标 (4)

二、总体框图 (4)

2.1、设计思想 (4)

2.2、设计方案 (5)

三、选择器件 (5)

3.1、实验所需器件： (5)

3.2、所需器件说明： (5)

四、功能模块 (6)

4.1、脉冲发生器 (6)

4.2、8421BCD码递减计数器 (6)

4.2.1、74LS192的工作原理 (7)

4.2.2、技术单元电路 (7)

4.3、译码显示电路 (8)

4.3.1、集成计数器74LS160 (8)

4.3.2、LED显示器 (9)

4.4、辅助控制电路................... 错误！未定义书签。

4.4.1、报警电路................. 错误！未定义书签。

4.4.2、暂停/连续电路（时钟信号控制电路） (11)

4.5、置数/工作电路 (12)

4.6、清零/工作电路 (12)

五、总体设计电路图 (13)

5.1、总体设计电路图 (13)

5.2、仿真结果 (13)

5.3、硬件实验 (15)

六、心得体会 (15)

逆计时数显定时器

一、设计任务与要求

1.1 基本要求：

（1）具有显示30秒计时功能；

（2）系统设置外部操作开关，控制计时器的直接清零、启动和暂停/连续功能；（3）在直接清零时，要求数码管显示器灭灯；

（4）计时器为30秒递减计时，其计时间隔为1秒；

（5）计时器递减计时到零时，数码显示器不能灭灯，同时发出光电报警信号。

1.2 设计任务及目标：

（1）根据原理图分析各单元电路的功能；

（2）熟悉电路中所用到的各集成块的管脚及其功能；

（3）进行电路的装接、调试，直到电路能达到规定的设计要求；

（4）写出完整、详细的课程设计报告。

二、总体框图

2.1设计思想

1．设计一个秒脉冲发生器。

2．设计30秒递减计时电路，由秒脉冲发生器控制其计数，每隔1秒钟，计数器减1每5秒显示一次计数，即30,25,20…00。

3．设计译码显示电路，显示器能显示计数器的即时计数数值。

4．设计报警电路，当计数器递减计时到零时（即定时时间到，显示器上显示00），发出报警信号。

5．设计外部操作开关控制计时器的直接清零、启动和暂停/连续计时。

2.2设计方案

1.分析设计任务，计数器和控制电路是系统的主要部分。计数器完成30s计时功能，而控制电路具有直接控制计数器的启动计数、暂停／连续计数、译码显示电路的显示和灭灯功能。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。在操作直接清零开关时，要求计数器清零，数码显示器灭灯。

2.当启动开关闭合时，控制电路应封锁时钟信号CP，同时计数器完成置数功能，译码显示电路显示“30”字样；当启动开关断开时，计数器开始计数；当暂停／连续开关拨在暂停位置上时，计数器停止计数，处于保持状态；当暂停／连续开关拨在连续时，计数器继续递减计数。

三、器件选择

3.1实验所需器件

74LS192计数功能芯片

74LS160计数功能芯片

74LS00芯片 74LS02芯片

74LS04芯片 74LS10芯片2

脉冲发生器 LED显示器

3.2所需器件说明

74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置

数等功能。

74LS160是十进制计数器，直接清零，异步清零端MR非为低电平时，不管时钟端CP信号状态如何，都可以完成清零功能。160的预置是同步的，当置入控制器PE非为低电平时，在CP上升沿作用下，输出端Q0-Q3数据端P0-P3一致。

74LS00是2输入端四与非门。如输入端为 A，B，输出端为Y 则 Y=/AB。

74LS02是四2输入或非门.作用是二个输入的或运算,运算后反相输出。

74LS04是非门，反相作用。

74LS10N是3输入端与非门，74LS04D是反相器。74LS10N与非了以后，经过74LS04D 的反相器，整个运算是3输入与运算功能。

四、功能模块

4.1脉冲发生器

设计一个50Hz的脉冲发生器。

V1

50 Hz

5 V

4.2 8421BCD码递减计数器

计数器选用中规模集成电路74LS192进行设计，74LS192是十进制可编程同步加/减计数器，它采用8421码二一十进制编码，并具有直接清零、置数、加/减计数功能。74LS192的功能表如表1所示。

74192功能表：

表1 74LS192功能表

4.2.1 74LS192的工作原理

当/LD= 1，CR=0时，若时钟脉冲加入到CPU端，且CPd=l则计数器在预置数的基础上完成加计数功能，当加计数到9时，/CO端发出进位下跳变脉冲；若时钟脉冲加入到端CPd，且CPU=1，则计数器在预置数基础上完成减计数功能，当计数减到0时，/BO 端发出借位跳变脉冲。由74LS192构成的三十进制递减计数器如图1所示。

图1 三十进制递减计数器

图中CP

U 、CP

D

分别是加计数、减计数的时钟脉冲输入端（上升沿有效）。/LD是异步

并行置数控制端（低电平有效）。/CO、/BO分别是进位、借位输出端（低电平有效）。

CR是异步清零端，D

3~D

是并行数据输入端，Q

3

~Q

是输出端。

4.2.2 计数器单元电路

74LS192的计数原理是：只有当借位/BO

1

端发出借位脉冲时，高位计数器才作减计数。

当高电位、低电位位计数器处于全零,且cpd为0时，置数/LD

2

端等于0，计数器完成并行置数，在CPd 端的输入时钟脉冲作用下，计数器再次进入下一循环减计数。计数器单元电路如图2所示。

图2 计数器单元电路