EDA-D触发器
1. 具有D，CLK，Q端口的简单D触发器，要程序和最后的RTL图；
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF1 IS
PORT
(
CLK,D :IN STD_LOGIC;
Q :OUT STD_LOGIC
);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK)
BEGIN
IF RISING_EDGE(CLK) THEN
Q1 <= D ;
END IF;
END PROCESS ;
Q <= Q1;
END ;
2.具有异步清零aclr，D，CLK，Q端口的D触发器，要程序和最后的RTL图；
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF1 IS
PORT
(
CLK,D :IN STD_LOGIC;
Q :OUT STD_LOGIC;
aclr :IN STD_LOGIC
);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK,aclr)
BEGIN
IF aclr='1' THEN
Q1 <= '0';
elsIF RISING_EDGE(CLK) THEN
Q1 <= D ;
END IF;
END PROCESS ;
Q <= Q1;
END ;
3.具有同步清零sclr，D，CLK，Q端口的D触发器，要程序和最后的RTL图；
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF1 IS
PORT
(
CLK,D :IN STD_LOGIC;
Q :OUT STD_LOGIC;
sclr :IN STD_LOGIC
);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK,sclr)
BEGIN
IF RISING_EDGE(CLK) THEN
Q1 <= D ;
IF sclr='1' THEN
Q1 <= '0';
END IF;
END IF;
END PROCESS ;
Q <= Q1;
END ;
4.具有异步置位apre，D，CLK，Q端口的D触发器，要程序和最后的RTL图；
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF1 IS
PORT
(
CLK,D :IN STD_LOGIC;
Q :OUT STD_LOGIC;
apre:IN STD_LOGIC
);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK,apre)
BEGIN
IF apre='1' THEN
Q1 <= '1';
elsIF RISING_EDGE(CLK) THEN
Q1 <= D ;
END IF;
END PROCESS ;
Q <= Q1;
END ;
5.具有同步置位spre，D，CLK，Q端口的D触发器，要程序和最后的RTL图；
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF1 IS
PORT
(
CLK,D :IN STD_LOGIC;
Q :OUT STD_LOGIC;
spre :IN STD_LOGIC
);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK,spre)
BEGIN
IF RISING_EDGE(CLK) THEN
Q1 <= D ;
IF spre='1' THEN
Q1 <= '1';
END IF;
END IF;
END PROCESS ;
Q <= Q1;
END ;
6.具有异步清零aclr，异步置位apre，D，CLK，Q端口的D触发器，要程序和最后的RTL图；
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF1 IS
PORT
(
CLK,D :IN STD_LOGIC;
Q :OUT STD_LOGIC;
aclr :IN STD_LOGIC;
apre :IN STD_LOGIC
);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK,aclr,apre)
BEGIN
IF aclr='1' THEN
Q1 <= '0';
elsIF apre='1' THEN
Q1 <= '1';
elsIF RISING_EDGE(CLK) THEN
Q1 <= D ;
END IF;
END PROCESS ;
Q <= Q1;
END ;
7.具有同步使能ENB，D，CLK，Q端口的D触发器，要程序和最后的RTL 图；
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF1 IS
PORT
(
CLK,D :IN STD_LOGIC;
Q :OUT STD_LOGIC;
ENB :IN STD_LOGIC
);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK,ENB)
BEGIN
IF ENB='1' THEN
IF RISING_EDGE(CLK) THEN
Q1 <= D ;
END IF;
END IF;
END PROCESS ;
Q <= Q1;
END ;
8.具有异步清零aclr，异步置位apre，同步使能ENB，D，CLK，Q端口的D 触发器，要程序和最后的RTL图；
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DFF1 IS
PORT
(
CLK,D :IN STD_LOGIC;
Q :OUT STD_LOGIC;
ENB :IN STD_LOGIC;
aclr :IN STD_LOGIC;
apre :IN STD_LOGIC
);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK,ENB,aclr,apre)
BEGIN
IF ENB='1' THEN
IF aclr='1' THEN
Q1 <= '0';
elsIF apre='1' THEN
Q1 <= '1';
elsIF RISING_EDGE(CLK) THEN
Q1 <= D ;
END IF;
END IF;
END PROCESS ;
Q <= Q1;
END ;
江苏中职触发器练习题
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。 15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。 16. 在各种寄存器中，存放N位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。
触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路 191、触发器按其工作状态是否稳定可分为( b )。 (a)RS 触发器，JK 触发器，D 触发器，T 触发器； (b)双稳态触发器，单稳态触发器，无稳态触发器； (c)主从型触发器，维持阻塞型触发器。 192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。 (a)置“1”； (b)置“0”； (c)保持原状态。 ≥1A ""1R D Q Q S D 193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。 (a)1t ； (b)2t ； (c)3t 。 C S R t 1t 2t 3S C R D R S D Q Q 194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。 (a)200Hz ； (b)400Hz ； (c)100Hz 。 195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。 (a)具有计数功能； (b)置“0”； (c)置“1”。 ≥1 A J C R D K S D Q Q "" 1""1 196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。 (a)具有计数器功能； (b)置“0”； (c)置“1”。
D C Q Q & A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( a )。 (a) 1t ； (b)2t ； (c)3t 。 D C Q Q C t 1t 2t 3 198、逻辑电路如图所示，它具有( a )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 1 199、逻辑电路如图所示，它具有( b )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 200、时序逻辑电路与组合逻辑电路的主要区别是( c )。 (a)时序电路只能计数，而组合电路只能寄存； (b)时序电路没有记忆功能，组合电路则有； (c)时序电路具有记忆功能，组合电路则没有。 201、寄存器与计数器的主要区别是( b )。 (a)寄存器具有记忆功能，而计数器没有； (b)寄存器只能存数，不能计数，计数器不仅能连续计数，也能存数； (c)寄存器只能存数，计数器只能计数，不能存数。 202、移位寄存器与数码寄存器的区别是( a )。 (a)前者具有移位功能，后者则没有； (b)前者不具有移位功能，后者则有； (c)两者都具有移位功能和计数功能。
触发器教案
文化理论课教案 2009 —2010 学年度第一学期授课日期：2009 年11 月19 日
备注教学过程 一、课前回顾3min 提问上节课所讲的基本RS锁存器的电路组成以及逻辑功能 即：1.基本RS锁存器的电路组成由两个或非门交叉连接，其输出端为一对互反的量 2.其逻辑功能有置1、置0、保持。约束条件是RS=0 二、新课讲授 1、导入新课2min 为了调动学生学习的积极性和自觉性，激发学生对本节课的学习兴趣，利用对比教学法使学生 对基本RS触发器的电路组成有一个基本的的认识： 通过分析电路图及前面所讲与非门逻辑电路的功能，使其学生能够自主分析其逻辑功能。 2、讲授新课 A 基本RS触发器15min ⑴根据电路图以老师为辅、学生为主的教学设想使其学生自己能够分析基本RS触发器的逻 辑功能，并能初步掌握其逻辑功能的各种表达式，从其表达式中总结其约束条件及其特点。
同步RS 触发器的电路图 逻辑符号 ⑵利用对比的教学思想再一次将同步RS 触发器的电路图与基本RS 的电路图进行对比分析。 经过对比后写出其真值表，然后列写特征方程。 ①当CP=0， R ′=S ′=1时，Q 与 保持不变. ②当CP=1， R ′= RCP, S ′=SCP ， 保持Q 0 01Q 置1置0不定 n 10× 0 11 01 1 111 功能n +1R S CP 说明：同步RS 触发器的CP 脉冲、R 、S 均为高电平有效，触发器状态才能改变。与基本RS 触发器相比，对触发器增加了时间控制,但其输出的不定状态直接影响触发器的工作质量。 ③特征方程 Q n+1=S+RQ n RS=0 (约束条件) ⑶总和前面所讲内容总结其特点：
第5章触发器题(含答案)
第五章触发器 5.1 画出如题图5.1所示的基本RS触发器输出端、 Q Q的电压波形图。S和R的电压波形如图5.1(b)所示。 题图5.1 解：波形如图： 5.2 或门组成的基本RS触发器电路如题图5.2(a)所示，已知S和R的波形如题图5.2(b)所示。试画出、 Q Q的波形图。设触发器的初态Q=0。 题图5.2 解：波形如图：
5.3 题图5.3所示为一个防抖动输出开关电路。当拨动开关K时，由于开关接通瞬间发生振颤，R 和S的波形如图中所示，请画出和 Q Q端的对应波形。 题图5.3 解：波形如图： 5.4有一时钟RS触发器如题图5.4所示，试画出它的输出端的波形。初态 Q Q=0。 题图5.4 解：波形如图：
5.5 设具有异步端的主从JK 触发器的初始状态Q = 0，输入波形如题图5.5所示，试画出输出端Q 的 波形。 题图5.5 解：波形如图： 5.6 设题图5.6的初始状态为2Q 1Q 0Q = 000，在脉冲CLK 作用下，画出、、的波形（所用 器件都是CD4013）。S 0Q 1Q 2Q D 、R D 分别是CD4013高电平有效的异步置1端，置0端。 题图5.6 解：波形如图：
5.7 设题图5.7电路两触发器初态均为0，试画出、波形图。 1Q 2Q 题图5.7 解：波形如图： 5.8 已知CMOS 边沿触发结构JK 触发器CD4207各输入端的波形如题图5.8所示，试画出、Q Q 端 的对应波形，设初态Q = 0。S D 为高电平置1端，R D 为高电平置0端，电路为CLK 上升沿触发。 题图5.8 解：波形如图：
SQL触发器实例讲解
SQL触发器实例讲解 SQL 资料2009-07-23 14:44:07 阅读6072 评论9 字号：大中小订阅 定义：何为触发器？在SQL Serv er里面也就是对某一个表的一定的操作，触发某种条件，从而执行的一段程序。触发器是一个特殊的存储过程。 常见的触发器有三种：分别应用于Insert , Update , Delete 事件。 我为什么要使用触发器？比如，这么两个表： Create Table Student( --学生表 StudentID int primary key, --学号 .... ) Create Table BorrowRecord( --学生借书记录表 BorrowRecord int identity(1,1), --流水号 StudentID int , --学号 BorrowDate datetime, --借出时间 ReturnDAte Datetime, --归还时间 ... ) 用到的功能有: 1.如果我更改了学生的学号,我希望他的借书记录仍然与这个学生相关(也就是同时更改借书记录表的学号); 2.如果该学生已经毕业，我希望删除他的学号的同时，也删除它的借书记录。 等等。 这时候可以用到触发器。对于1，创建一个Update触发器： Create Trigger truStudent On Student --在Student表中创建触发器 f or Update --为什么事件触发 As --事件触发后所要做的事情 if Update(StudentID) begin Update BorrowRecord Set StudentID=i.StudentID From BorrowRecord br , Deleted d ,Inserted i --Deleted和Inserted临时表 Where br.StudentID=d.StudentID end
触发器时序逻辑电路习题答案培训资料
触发器时序逻辑电路 习题答案
第4章 触发器 4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其 Q 和Q 端波形，设初态Q =0。 S R CP 图4.27 题4.3图 解：图4.5电路为同步RS 触发器，分析作图如下： S R Q 4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。 Q 1 1CP Q 3 CP CP Q 2Q 6 Q 4 Q 5 CP
图4.28 题4.5图 解： Q Q n n 11 1 =+ Q Q n n 212=+ Q Q n n 313=+ Q Q n n 414=+ Q Q n n 515=+ Q Q n n 616=+ Q 1CP Q 2Q 3Q 4Q 5Q 6 4.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。假定各触发器的初始状态均为Q =0。 1 A B CP ＞1D C1 =1 A B Q 1 Q 2 Q 2 (a) B A (b) 图4.29 题4.6图 解：由图可见： Q B A AB Q n n 111)(++=+ B A Q n ⊕=+1 2
B A Q 2 Q 1 4.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。 （1）试画出图（a ）中的Q 1、Q 2和F 的波形。 （2）试画出图（b ）中的Q 3、Q 4和Y 的波形。 Y （b ） （c ） CP Q 1 Q 2 （a ） 图4.30 题4.7图 解： （ a ） Q Q n n 211 =+ Q Q n n 1 12=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效 CP Q 1Q 2F （b ） Q Q Q n n n 431 3 =+ Q Q Q n n n 4314=+ Q Q Y n n 43= CP 3= CP 上降沿触发 CP 4= CP 下降沿触发
触发器教案(一)
睢宁县职业教育中心教师项目课程教案 授课班级计算机专业计算机授课教师 授课时间编号课时2课时授课名称触发器的概述、基本形式 使用教具 授课目标能力目标能利用所学的触发器功能画出Q 的输出波形 知识目标 1 掌握基本RS触发器的电路结构、工作原理、逻辑功能。 2 掌握同步RS触发器的工作原理、逻辑功能。 3 掌握触发器逻辑功能的表示方法。 情感目标提高学生的参与意识，培养学生良好的学习习惯 教学重点基本概念要正确建立；基本RS触发器的逻辑功能、触发方式。 教学难点 现态、次态、不定状态的正确理解。 课后阅读课后阅读课本 课外作业 与操作课本P 教学后记 本节内容较多、较难，也是本章的基础知识点，学生掌握较容易，运用较熟练。
教学环节 教师 活动学生活动 复习 简单逻辑门电路的逻辑口诀 新课导入 教学内容： 触发器的概述、基本形式 一、触发器的基础知识 1、触发器：具有记忆功能的基本逻辑电路，能存储一位二进制信息 （数字信息）。 2、基本特性： （1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维 持稳态； （2）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状 态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作 二进制存储单元。 4、、触发器的逻辑功能描述： 特性表、激励表（又称驱动表）、特性方程、状态转换图和波形图 （又称时序图） 5、触发器的分类：根据 逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和触发 器等。 触发方式不同：电平触发器、边沿触发器和主从触发器等。 提问
电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。 二、触发器的基本形式 2.1 基本RS触发器 一、由与非门组成的基本RS触发器 1．电路结构 电路组成：两个与非门输入和输出交叉耦合（反馈延时）。如图4.2.1（a）所示。 逻辑符号：图（b）所示。 2．逻辑功能
R-S触发器
RS触发器 基本RS 触发器: 电路结构 把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS触发器，其逻辑电路如图7.2.1.(a)所示。它有两个输入端R、S和两个输出端Q、Q。 工作原理 基本RS触发器的逻辑方程为： 根据上述两个式子得到它的四种输入与输出的关系: 1.当R=1、S=0时，则Q=0,Q=1,触发器置1。 2.当R=0、S=1时，则Q=1,Q=0,触发器置0。 如上所述，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q 有两种互补的稳定状态。一般规定触发器Q端的状态作为触发器的状态。通常称触发器处于某种状态，实际是指它的Q端的状态。Q=1、Q=0时，称触发器处于1态，反之触发器处于0态。S=0,R=1使触发器置1，或称置位。因置位的决定条件是S=0,故称S 端为置1端。R=0,S=1时，使触发器置0，或称复位。 同理，称R端为置0端或复位端。若触发器原来为1态，欲使之变为0态，必须令R端的电平由1变0，S端的电平由0变1。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平,因此这种触发器称为电平控制触发器。从功能方面看，它只能在S和R的作用下
置0和置1，所以又称为置0置1触发器，或称为置位复位触发器。其逻辑符号如图7.2.1(b)所示。由于置0或置1都是触发信号低电平有效，因此，S端和R 端都画有小圆圈。 3.当R=S=1时，触发器状态保持不变。 触发器保持状态时，输入端都加非有效电平（高电平），需要触发翻转时，要求在某一输入端加一负脉冲，例如在S端加负脉冲使触发器置1，该脉冲信号回到高电平后，触发器仍维持1状态不变，相当于把S端某一时刻的电平信号存储起来，这体现了触发器具有记忆功能。 4.当R=S=0时，触发器状态不确定 在此条件下，两个与非门的输出端Q和Q全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0,因此称这种情况为不定状态，这种情况应当避免。从另外一个角度来说，正因为R端和S端完成置0、置1都是低电平有效，所以二者不能同时为0。 此外,还可以用或非门的输入、输出端交叉连接构成置0、置1触发器,其逻辑图和逻辑符号分别如图7.2.2（a）和7.2.2（b）所示。这种触发器的触发信号是高电平有效，因此在逻辑符号的S端和R端没有小圆圈。 功能描述: 状态转移真值表 用表格的形式描述触发器在输入信号作用下，触发器的下一个稳定状态（次态）Qn+1与触发器的原稳定状态（现态）Qn和输入信号状态之间的关系。
第6章_存储过程与触发器练习题
有教师表(教师号，教师名，职称，基本工资)，其中基本工资的取值与教师职称有关。实现这个约束的可行方案是( )。 A 在教师表上定义一个视图 B 在教师表上定义一个存储过程 C 在教师表上定义插入和修改操作的触发器 D 在教师表上定义一个标量函数 参考答案 C 在SQL SERVER中，执行带参数的过程，正确的方法为（）。 A 过程名参数 B 过程名（参数） C 过程名=参数 D ABC均可 参考答案 A 在SQL SERVER服务器上，存储过程是一组预先定义并（）的Transact-SQL语句。 A 保存 B 解释 C 编译 D 编写 参考答案 C 在SQL Server中，触发器不具有（）类型。 A INSERT触发器 B UPDATE触发器 C DELETE触发器 D SELECT触发器 参考答案 D
（）允许用户定义一组操作，这些操作通过对指定的表进行删除、插入和更新命令来执行或触发。 A 存储过程 B 规则 C 触发器 D 索引 参考答案 C 为了使用输出参数，需要在CREATE PROCEDURE语句中指定关键字( )。 A OPTION B OUTPUT C CHECK D DEFAULT 参考答案 B 下列( )语句用于创建触发器。 A CREATE PROCEDURE B CREATE TRIGGER C ALTER TRIGGER D DROP TRIGGER 参考答案 B 下列( )语句用于删除触发器。 A CREATE PROCEDURE B CREATE TRIGGER C ALTER TRIGGER D DROP TRIGGER 参考答案 D
电工资格证考试触发器及其应用练习题集锦附参考答案解析(精品)
触发器及其应用 习题参考答案 一、填空题： 1．时序逻辑电路的特点是：输出不仅取决于当时 输入 的状态 还与电路 原来 的状态有关。 2．欲使JK 触发器实现的功能，则输入端J 应接 “1” ， K 应接 “1” 。 3．组合逻辑电路的基本单元是 门电路 ，时序逻辑电路的基本 单元是 触发器 。 4．两个与非门构成的基本RS 触发器的功能有 置0 、 置1 和 保持 。电路中不允许两个输入端同时为 0 ，否则将出现逻辑混乱。 5．钟控RS 触发器具有“空翻”现象，且属于 电平 触发方式 的触发器；为抑制“空翻”，人们研制出了 边沿 触发方式的JK 触发器和D 触发器。 6．JK 触发器具有 保持 、 翻转 、 置0 和 置1 的功能。 7．D 触发器具有 置0 和 置1 的功能。 二、选择题： 1．描述时序逻辑电路功能的两个重要方程式是（ B ）。 A 、 状态方程和输出方程 B 、状态方程和驱动方程 C 、 驱动方程和特性方程 D 、驱动方程和输出方程 2．由与非门组成的RS 触发器不允许输入的变量组合为 （ D ）。 A 、00 B 、 01 C 、 10 D 、 11 3. 双稳态触发器的类型有（ D ） A 、基本RS 触发器； B 、同步RS 触发器； C 、主从式触发 器； D 、前三种都有。 4. 存在空翻问题的触发器是（ B ） A 、D 触发器； B 、同步RS 触发器； C 、主从JK 触发 器。 三、简述题 1、时序逻辑电路和组合逻辑电路的区别有哪些？ 答：主要区别有两点：时序逻辑电路的基本单元是触发器，组 合逻辑电路的基本单元是门电路；时序逻辑电路的输出只与现时输入有关，不具有记忆性，组合逻辑电路的输出不仅和现时输入有关，还和现时状态有关，即具有记忆性。 2、何谓“空翻”现象？抑制“空翻”可采取什么措施？ n n Q Q =+1R S ?
基本RS触发器教案
题目：基本RS触发器教案学科：电子技术姓名：封士江 第一节基本RS触发器 [教学内容]：基本RS触发器。 [教学目标]：（1）了解基本RS触发器的电路组成。 （2）掌握基本RS触发器符号、含义及真值表。 （3）理解基本RS触发器的逻辑功能。 [教学重点]：（1）基本RS触发器符号、含义。 （2）基本RS触发器的真值表。 （3）基本RS触发器的逻辑功能。 [教学难点]：基本RS触发器的逻辑功能。 [课型]：新授课。 [教法]：讲述法。 [课时]：二课时。 教学过程 [组织教学]：精神饱满，维持纪律，开始上课。 [回顾总结]：上节课的最后我们对集成触发器做了简单的介绍，我们已经知道触发器是数字逻辑电路中的另一类基本单元电路。触发具备两种稳定 状态，这两种稳定状态可以分别代表二进制数码0和1。如果外加合 适的触发信号，触发器的状态可以相互转化。这种电路的特点是具 有记忆功能。 [引入课题]：利用集成门电路，可以组成各种触发器。今天我们就从基本RS触发器着手，着重学习触发器的组成和逻辑功能。 [板书]：基本RS 触发器 一．电路组成 将两个与非门的输入、输出交叉相连，组成一个基本RS触发器。 [口述]：如下图中（a）所示，图中G1的输出连到G2的输入端，门G2的输出又反过来送到门G1的输入端。其中/R、/S是两个输入端，Q、 /Q是两个输出端。 [板书]： （a）（b） 通常规定Q端的状态为触发器状态。
Q=0 /Q=1时，称触发器处于“0”态： Q=1 /Q=0时，称触发器处于“1”态。 逻辑功能（工作原理） /R=1，/S=1，触发器保持原来状态不变 [口述]：设电路原来状态为Q=0，/Q=1，既触发器为0态。因为G1的一个输入端Q=0，根据与非门“有0出1”的功能，它的输出/Q=1。而门G2 的二个输入端/S、/Q均为1，由与非门“全1出0”的功能，其输出 Q=0。触发器保持原来状态不变。 [互动]：下面我请一位同学来分析一下若原来状态是Q=1，/Q=0，触发器会出现什么样的状态？（学生互动环节过程省略） 结论：不论触发器原来是什么状态，基本RS触发器在/R=1 /S=1时总 保持原来的状态不变。这就是触发器的记忆功能。 [板书]：2．/R =0，/S=1，触发器为0态 [口述]：此时，因/R=0，G1的输出/Q=1，而G2的两个输入端/S、/Q全为1，则输出Q=0。触发器为0态，并且与原来状态无关。（从电路组成图 上分析过程省略） [板书]：3．/R=1，/S=0，触发器为1态 [口述]：由于/S=0，G2的输出Q=1。这时G1的两个输入端均为1，所以/Q=0。 触发器为1态，同样与原来的状态无关。（从电路组成图上分析过程 省略） [板书]：4．/R=0，/S=0，触发器状态不定 [口述]: 这时，Q=1，/Q=1。破坏了前述有关Q与/Q互补的约定，是不允许的。 而且，当/R、/S的低电平触发信号消失后，Q与/Q的状态将是不确 定的。这种情况应当避免。 三．真值表 1．基本RS触发器的电路组成。 2．基本RS触发器的工作原理。 ○1/R=1，/S=1，触发器保持原来状态不变 ○2/R =0，/S=1，触发器为0态 ○3/R=1，/S=0，触发器为1态 ○4/R=0，/S=0，触发器状态不定 3．基本RS触发器的真值表。 五．作业 1．简述RS触发器的逻辑功能。（写到作业本上） 2．预习同步RS触发器的有关知识。
最新触发器练习题
触发器练习题 一、填空题 1、触发器具有 个稳定状态，在输入信号消失后，它能保持 。 2、在基本RS 触发器中，输入端D R 或D R 能使触发器处于 状态，输入端 D S 或D S 能使触发器处于 状态。 3、同步RS 触发器状态的改变是与 信号同步的。 4、在CP 脉冲和输入信号作用下，JK 触发器能够具有 、 、 、和 的逻辑功能。 5、对于JK 触发器，当CP 脉冲有效期间，若J=K=0时，触发器状态 ；若K J =时，触发器 或 ；若J=K=1时，触发器状态 。 6、与主从触发器相比， 触发器的抗干扰能力较强。 7、对于JK 触发器，若J=K ，则可完成 触发器的逻辑功能。 8、对于JK 触发器，若K J =，则可完成 触发器的逻辑功能。 二、判断题 1、触发器有两个稳定状态，一个是现态，一个是次态。（ ） 2、触发器有两个稳定状态，在外界输入信号的作用下，可以从一个稳定状态转变为另一个稳定状态。（ ） 4、同步D 触发器的Q 端和D 端的状态在任何时刻都是相同的。（ ） 5、同一逻辑功能的触发器，其电路结构一定相同。（ ） 6、仅具有反正功能的触发器是T 触发器。（ ） 三、选择题 1、对于触发器和组合逻辑电路，以下（ ）的说法是正确的。 A 、两者都有记忆能力 B 、两者都无记忆能力 C 、只有组合逻辑电路有记忆能力 D 、只有触发器有记忆能力 2、对于JK 触发器，输入J=0、K=1，CP 脉冲作用后，触发器的1+n Q 应为（ ）。 A 、0 B 、1 C 、可能是0，也可能是1 D 、与n Q 有关 3、JK 触发器在CP 脉冲作用下，若使n n Q Q =+1，则输入信号应为（ ）。
数字电子——考试题库及答案
触发器有两个互补的输出，且输出不仅与输入有关，还和电路原状态：收藏 A. 无关 B. 无法确定 C. 有关 回答错误!正确答案： C 单稳态触发器可以用于： 收藏 A. 定时 B. 编码 C. 译码 回答错误!正确答案： A 存储矩阵由许多存储单元组成。每个存储单元可存放（）位二进制数。收藏 A. 1 B.
4 C. 2 回答错误!正确答案： A n个逻辑变量，共有（）个最小项。 收藏 A. 2的n次方 B. n C. 2n 回答错误!正确答案： A 二进制计数器每经一级触发器，输出脉冲的频率：收藏 A. 降低一倍 B. 不会改变 C. 增大一倍 回答错误!正确答案： A
（）电路，具有回差，抗干扰强。 收藏 A. 单稳态触发器 B. 多谐振荡器 C. 施密特触发器 回答错误!正确答案：C （）电路可用于幅度的鉴别。 收藏 A. 施密特触发器 B. 单稳态触发器 C. 多谐振荡器 回答错误!正确答案： A D/A转换器是可以实现（）转换的电路。收藏 A. 数字信号向模拟信号 B.
模拟信号向数字信号 C. 数字信号向二进制信号 回答错误!正确答案： A RS触发器的触发输入信号之间： 收藏 A. 无约束 B. 有约束 C. 无法确定 回答错误!正确答案：B 当JK触发器的J＝K＝1时，所构成的触发器为：收藏 A. 置0型的触发器 B. 置1型的触发器 C. 翻转型的触发器 回答错误!正确答案：C
半导体存储器可以用来存放数据、资料等（）信息。 收藏 A. 10进制 B. 12进制 C. 2进制 回答错误!正确答案： C 存储器的存储容量是指所包含的： 收藏 A. 存储器字长 B. 所存放的字数 C. 总存储单元数 回答错误!正确答案： C 若要对100个信息进行编码，则在输出端至少需要（）位二进制代码。收藏 A. 4 B.
用施密特触发器对脉冲整形
我们知道，门电路有一个阈值电压，当输入电压从低电平上升到阈值电压或从高电平下降到阈值电压时电路的状态将发生变化。施密特触发器是一种特殊的门电路，与普通的门电路不同，施密特触发器有两个阈值电压，分别称为正向阈值电压和负向阈值电压。在输入信号从低电平上升到高电平的过程中使电路状 态发生变化的输入电压称为正向阈值电压（），在输入信号从高电平下降到低电平的过程中使电路状态发生变化的输入电压称为负向阈值电压（）。正 向阈值电压与负向阈值电压之差称为回差电压（）。普通门电路的电压传输特性曲线是单调的，施密特触发器的电压传输特性曲线则是滞回的[图 6.2.2(a)(b)]。 图6.2.1 用CMOS反相器构成的施密特触发器 （a）电路（b）图形符号 图6.2.2 图6.2.1电路的电压传输特性 （a）同相输出（b）反相输出
用普通的门电路可以构成施密特触发器[图6.2.1]。因为CMOS门的输入电阻很高，所以的输入端可以近似的看成开路。把叠加原理应用到和构成的串联电路上，我们可以推导出这个电路的正向阈值电压和负向阈值电压。当时，。当从0逐渐上升到时，从0上升到，电路的状态将发生变化。我们考虑电路状态即将发生变化那一时刻的情况。因为此时电路状 态尚未发生变化，所以仍然为0，，于是， 。与此类似，当时，。当从逐渐下降到时，从下降到，电路的状态将发生变化。我们考虑电路状态即将发生变化那一时刻的情况。因为此时电路状态尚未发生变化，所以仍然为，，于是， 。通过调节或，可以调节正向阈值电压和反向阈值电压。不过，这个电路有一个约束条件，就是。如果，那么，我们有 及，这说明，即使上升到或下降到0，电路的状态也不会发生变化，电路处于“自锁状态”，不能正常工作。
触发器练习题
一、判断题 1、用逻辑门构成的各种触发器均属于电平异步时序逻辑电路（） 2、RS、JK、D和T四种触发器中，唯有RS触发器存在输入信号的约束条件（） 3、与非门的输入端加有低电平时，其输出端恒为高电平。（） 4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。（） 5、时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还与电路的上一个状态有关。（） 6、组合逻辑电路的输出只与当时的输入有关，与电路的上一个状态无关，没有记忆功能。（） 7、触发器是时序逻辑电路的基本单元。（） 8、时序逻辑电路由组合逻辑电路和存储电路构成。（） 9、触发器的反转条件是由触发输入与时钟脉冲共同决定的。（） 10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。（） 11、译码器、比较器属于组合逻辑电路。 12、数字电路可分为组合逻辑电路和时序逻辑电路。 13、全加器是实现两个1位二进制数相加并考虑低位进位的逻辑电路。 14、实现同一逻辑功能的逻辑电路可以不同 15、译码是编码的逆过程。 16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程. 17、公式化简法有时不容易判断结果是否最简. 18、实现同一逻辑功能的电路是唯一的. 19、加法器可以有并行进位加法器. 20、七段显示译码器有共阳极和共阴极显示器两种接法. 21、一个班级有80个学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求 22、高电平有效的显示译码器可驱动共阴极接法的数码管 23、低电平有效的显示译码器可驱动共阳极接法的数码管 24、高电平有效的显示译码器可驱动共阳极接法的数码管 25、低电平有效的显示译码器可驱动共阴极接法的数码管 26、同一CP控制各触发器的计数器称为异步计数器（） 27、各触发器的信号来源不同的计数器称为同步计数器（） 28、1个触发器可以存放2个二进制数（） 29、D触发器只有时钟脉冲上升沿有效的品种。 30、同步RS触发器用在开关去抖中得到应用。 31、不同触发器间的逻辑功能是可以相互转换的。 32、对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。（） 33、JK触发器只要J，K端同时为1，则一定引起状态翻转。( ) 34、将D触发器的端与D端连接就可构成T'触发器。( ) Q35、JK触发器在CP作用下，若J=K=1，其状态保持不变。( ) 36、JK触发器在CP作用下，若J=K=1，其状态变反。 ( ) 37、使，就可实现JK触发器到D触发器的功能转换。( ) D?JK?38、JK触发器在CP作用下，若J=K=0，其状态保持不变。 ( ) ( ) 。（即复位）0，则触发器置J=K=0作用下，若CP触发器在39JK． 40、D触发器的特性方程为Qn+1=D，与Qn无关，所以它没有记忆功能。( )
触发器例题
1.分析图P6.1所示由两个或非门组成的基本触发器，写出真值表，状态转换真值表，特征方程，约束条件，状态转换图及激励表。 图P6.1 解：（1）真值表（2）状态转换真值表 （3）特征方程及约束条件 图P6.1（a） Q n＋1＝S D+····特征方程 R D·S D=0·······约束条件 (4) 状态转换图及激励表 状态转换图图P6.1（b） 2. 分析图P6.1所示由两个与或非门组成的钟控触发器，写出真值表，状态转换真值表，特征方程，约束条件，状态转换图及激励表。
图P6.2 解：当CP=0时，Q n+1＝Q n 当CP=1时 （1）真值表（2）状态转换真值表 （3）特征方程及约束条件 图P6.1（a） Q n+1＝S D+····特征方程 R D·S D=0·······约束条件 (4) 状态转换图及激励表 图P6.1（b）状态转换图3.试画出图P6.3所示电路v0输出波形。（设初始状态v0＝0）
（a）（b） 图P6.3 解：A=1，状态保持. A=0, 基本RSFF. ,清0；，强制置1。 图P6.A3 4.试画出图P6.4所示电路中输出V01,V02波形。 （a）（b） 解：A=0时， A=1时，
图P6.A4 5.图P 6.5所示各边沿触发器CP及A,B,C波形已知，写出特征方程Q n+1的表达式，画出Q 端波形（设起始状态为0）。 （a）（b） 图P6.5(c) 解：（a）Q1n+1=[D]CP↑=[(A⊙B)·]CP↑ (b) Q2n+1＝[J+K]CP↓ =[(B⊕C)··+]CP↓ =[(+)]CP↓ =[]CP↓
第5章 锁存器与触发器 习题与参考答案36-66
第5章 锁存器与触发器 习题与参考答案 [题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。（设Q 初始状态为0） S R S R S R Q Q . . . . 图题5-1 解： S R . Q Q . . . . [题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。（设Q 初始状态为0） S R S R Q Q . . . S R . . . . 图题5-2 解： ' S R . Q Q . ... . . [题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。（设Q 初始状态为0） C1S R S R Q Q . . . . CLK S R CLK . . . 图题5-3 解：
S R CLK . . Q Q . . [题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。（设Q 初始状态为0） C1 D D Q Q . . . . CLK D CLK . . : 图题5-4 解： D CLK . . Q Q . . . . [题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。（设Q 初始状态为0） C1 1D D Q Q . . . . CLK D CLK . . . D Q Q . . . . CLK D CLK . . . C1 1D （1） （2） 图题5-5 解： D CLK . . . D CLK . .. （1） （2） Q Q . . . .
基本RS触发器教案
绍兴市中等专业学校教案
教学过 ［复习提问］: 1、与非门的逻辑功能是什么？有0出1，全1出0。 2、在举重比赛中，有三个裁判员A、B、C,当两个或两个以上裁判员 (其中A为主裁判)同时判定通 过，该运动员成绩有效，否则，成绩无效。根据以上情况完成电路设计。 要求每个学生在练习本上设计电路图。由一名学生板演完毕，教师讲评。 3、以上电路属于何种逻辑电路？有何特点？组合逻辑电路。 电路结构由门电路组成，电路中无反馈；输出状态仅决定于当时的输入状态。 追问学生回答：这说明组合逻辑电路不具有记忆功能。 ［讲授新课］:具有记忆功能的逻辑电路是时序逻辑电路。 触发器是构成时序逻辑电路的基本逻辑单元部件。 板书：4.1基本RS触发器 演示实验：取一块实验电路板，将两个带有发光二极管的与非门并排插在实验电路板上，用两根导线分别将输出与另一与非门的一输入端相连接。 让学生观察此电路的结构特点：电路具有反馈(两根导线) 。 电路有两个输出端。 板书：一、电路组成与逻辑符号 (b)逻辑符号 它有两个稳定的状态：0状态和1状态；信号输出端，Q=0 Q=1的状态称0状态, Q=1、Q=0的状态称1状态。 输入端的取反符号代表与非门低电平有效 板书：二、工作原理 教师启发学生答出：（并加以演示实验验证，其中输入0为接电源负极，1为接电源 正极；输出为1态发光二极管亮，输出为0态时二极管不亮） R=0 S=1时：由于R=0,不论原来Q为0还是1，都有Q=1;再由S=1、Q=何得Q= 0。即不论触发器 原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发复位端。 R=1、S=0时：由于S=0,不论C来为0还是1，都有Q=1;再由R=1 Q=何得Q= 0。即不论触发器原 (a)逻辑图
第五章 触发器典型例题
第五章触发器 典型例题分析 例1：选择题 1.为了使时钟控制的RS触发器的次态为1，RS的取值应为（）。 A. RS=00 B. RS=01 C. RS=10 D. RS=11 2.为了使触发器克服空翻与振荡，应采用（）。 A.CP高电平触发 B.CP低电平触发 C.CP低电位触发 D.CP边沿触发 3.逻辑电路如图所示，当A=“0”，B=“1”时，脉冲来到后触发器( )。 A.具有计数功能 B.保持原状态 C.置“0” D. 置“1” 答案 1.B 2. D 3.A 例2：设主从J-K触发器的原状态为1，按照下图所给出的J、K、CP输入波形，画出触发器Q端的工作波形。 解：此题信号K的某些跳变与CP脉冲的跳变发生在同一时刻，这是初学者容易感到疑惑的地方，所以要注意到，画Q次态波形时应看CP脉冲下降沿前一刻的J、K值。画波形时，从第1个CP脉冲开始分析，看它的下降沿前的J、K为何值，再依据J-K触发器真值表所述的功能，确定Q的次态，也就是CP脉冲下降沿触发以后Q的新状态。例如图（a）中第1个CP 脉冲下降沿前一刻，J、K同为1，经CP脉冲触发后Q必然翻转，所以在第1个CP脉冲下降沿后Q由1变为0。这样分析下去，直到最后一个CP脉冲为止。故该题正确的Q端工作波形如图(b)所示。 例2 J-K触发器工作波形
例3：设主从J-K 触发器的原状态为0，输入波形如下图所示，试画出Q 端的工作波形。 解：该例题增加了难度。要求读者不但熟悉J-K 触发器的真值表，还应熟悉D R 、D R 的异步置0、置1的作用。 画波形时，应首先考虑D R 、D S 的值。它们对触发器是属于一种电平触发，即不像CP 脉冲那样有上升沿与下降沿的区分。只要D R （或D S ）为0，无论是由0→1，还是由1→0，附近的CP 脉冲都不能起作用，视为无效，同 样J 、K 也视为无效。一旦D R =0（D =1） ，触发器Q 就为0；而只要D =0（D R =1），触发器Q 就为1。只有当D R =D S =1时，才分析CP 、J 、K 对触发器Q 的作用。 现在从图（a ）中t =0时刻开始分析。由题已知Q 起始状态为0，当第1 个CP 脉冲到来时，正对应着D R =0（D S =1） ，Q 不变，仍为0。第2个CP 脉冲又对应着D S =0（D R =1），该CP 脉冲无效，但因D R 为0，使Q 由0变为1。第3个CP 脉冲到来时，D S =D R =1，该CP 脉冲有效，因在它的下降沿前一时刻，J =K =1，所以在第3个CP 脉冲下降沿以后，Q 由1变为0。接着D S 变为0（D R =1） ，Q 立即响应由0变为1。第4、5、6个CP 脉冲都因为D =0或D R =0而不起作用，Q 由原来的1保持到D R 为0时才变为0。最后，Q 的工作波形如下图（b ）所示。 例3 工作波形 例4：电路图如下图(a)所示，输入信号CP 、R D 和D 如下图(b)所示，试画出Q 1，Q 2的波形。
第4-5章--触发器-时序逻辑电路习题答案...
第4章 触发器 4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其 Q 和Q 端波形，设初态Q =0。 S R CP 图4.27 题4.3图 解：图4.5电路为同步RS 触发器，分析作图如下： S R Q 4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。 Q 1 1 CP Q 3 CP CP Q 2 Q 6 Q 4 Q 5 CP 图4.28 题4.5图
解： Q Q n n 111=+ Q Q n n 212=+ Q Q n n 313=+ Q Q n n 414=+ Q Q n n 515=+ Q Q n n 616=+ Q 1CP Q 2Q 3Q 4Q 5Q 6 4.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。假定各触发器的初始状态均为Q =0。 1 A B CP ＞1D C1 =1 A B Q 1 Q 2 Q 2 (a) B A (b) 图4.29 题4.6图 解：由图可见： Q B A AB Q n n 111)(++=+ B A Q n ⊕=+1 2
B A Q 2 Q 1 4.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。 （1）试画出图（a ）中的Q 1、Q 2和F 的波形。 （2）试画出图（b ）中的Q 3、Q 4和Y 的波形。 Y （b ） （c ） CP Q 1 Q 2 （a ） 图4.30 题4.7图 解： （a ） Q Q n n 211 =+ Q Q n n 1 12=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效 CP Q 1Q 2F （b ） Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y n n 43= CP 3= CP 上降沿触发 CP 4= CP 下降沿触发