计算机组成原理一页开卷

①存数指令的信息流程：取指令： PC →MAR →M →MDR →IR,分析指令：Ad(IR)→MAR,执行指令：ACC →MDR →M ，WR ②加法指令的信息流程：取指令：PC →MAR →M →MDR →IR;分析指令：OP(IR)→CU ；执行指令：Ad(IR)→MAR →M →MDR →XACC →ALU,同时X →ALUALU →ACC ，ACC →MDR ，WR 。 主存容量是256×32位，得2的28次方=256M 。故MAR=28，PC=28，MDR=32；又指令字长=存储字长=机器字长，则IR=ACC=MQ=X=32。

什么是总线？总线传输有何特点？为了减轻总线的负载，总线上的部件都应具备什么特点？

答：总线是连接各个部件的信息传输线，是各个部件共享的传输介质。总线上信息传输的特点：某一时刻只允许有一个部件向总线发送信息，但多个部件可以同时从总线上接收相同的信息。 以CPU 片内总线为例，在每个需要将信息送至总线的寄存器输出端接三态门，由三态门控制端控制什么时刻由哪个寄存器输出。当控制端无效时，寄存器和总线之间呈高阻状态。

为什么要设置总线判优控制？常见的集中式总线控制有几种，各有何特点，哪种方式响应时间最快，哪种方式对电路最敏感？答：由于总线上连接着多个部件，而总线传输的特点就是在某一时刻，只允许有一个部件向总线发送信息，如果有两个以上的部件同时向总线发送信息，势必导致信号冲突传输无效，故需用判优来解决。常见的集中式总线控制有链式查询方式、计数器定时方式和独立请求方式三种。链式查询方式的特点：只需很少几根线就能按一定优先次序实现总线控制，且容易扩充设备，但对电路故障很敏感。计数器定时方式特点：计数可以从“0”开始，也可以从中止点开始，初始值还可以由程序来设置，这就可以方便地改变优先次序，增加系统的灵活性 独立请求方式特点：响应时间快，优先次序控制灵活，但控制线数量多，总线控制更复杂。三种控制方式中，独立请求方式响应时间最快，链式查询方式对电路最敏感。

3.6 试比较同步通信和异步通信。答：同步通信和异步通信的主要区别是前者有公共时钟，总线上的所有设备按统一的时序统一的传输周期进行信息传输，通信双方按约定好的时序联络；后者没有公共时钟，没有固定的传输周期，采用应答方式通信，具体的联络方式有不互锁、半互锁和全互锁三种。不互锁方式通信双方没有相互制约关系；半互锁方式通信双方有简单的制约关系；全互锁方式通信双方有完全的制约关系。其中全互锁通信可靠性最高。

15. 什么是中断允许触发器？它有何作用？解：中断允许触发器是CPU 中断系统中的一个部件，他起着开关中断的作用

3、I/O 设备与主机交换信息时，共有哪几种控制方式。简述他们的特点。五种:1、程序查询方式 是由CPU 通过程序不断查询I/O 设备是否已做好准备，从而控制I/O 设备与主机交换信息。2、程序中断方式 倘若CPU 在启动I/O 设备后，不查询设备是否已准备就绪，继续执行自身程序，只是当I/O 设备准备就绪并向CPU 发出中断请求后予以响应，这将大大提高CPU 的工作效率。 3、直接存储器存取方式（DMA ） 主存与I/O 设备之间有一条数据通路，主存与I/O 设备交换信息时，无需调用中断服务程序

4、I/O 通道方式、

5、I/O 处理机方式

5.21 中断向量通过什么总线送至什么地方？答： 中断向量通过什么地址总线送至指令寄存器PC

5.32 设磁盘存储器转速为 3000 转/分，分 8 个扇区，每扇区存储 1KB ，主存与 磁盘存储器数据传送x 的宽度为 16 位（即每次传送 16 位） 。假设一条指令最 长执行时间是 25μs ，是否可采用一条指令执行结束时响应 DMA 请求的方 案，为什么？磁盘的数据传输率=(3000/60)*8*1kB = 50*8k (B/s)

则，数据总线的数据传送的频率 >= 磁盘的数据传输率，数据才不丢失。即数据总线的数据传送的频率 f >= [(50*8k*8)bits/16bits]， f >= 200kHz 。 则，每次传送数据所需时间：t<=1/200kHz 即 t<=5us. 上式表示：至少每隔5us 必须传送一次数据，否则数据将丢失。而指令最长执行时间为25us, 远大于5us, 因此不能在指令结束时响应DMA 请求。

可采用的方案：在主存的存取周期结束时响应DMA 请求。

解：（1）地址空间分配图：

系统程序区（ROM 共4KB ）：0000H-0FFFH

用户程序区（RAM 共12KB ）：1000H-FFFFH

（2）选片：ROM ：选择4K ×4位芯片2片，位并联 RAM ：选择4K ×8位芯片3片，字串联(RAM1地址范围为:1000H-1FFFH,RAM2地址范围为2000H-2FFFH, RAM3地址范围为:3000H-3FFFH)

（3）各芯片二进制地址分配如下： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ROM1,2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1

RAM1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0

0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1

RAM2 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0

15. 设CPU 共有16根地址线，8根数据线，并用MREQ （低电平有效）作访存控制信号，r/w 作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM （2K ×8位，4K ×4位，8K ×8位），RAM （1K ×4位，2K ×8位，4K ×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU 和存储芯片的连接图。要求：