第6讲 大中规模集成电路的逻辑设计

&
&
&
&
&
&
&
&
&
&
&
&
≥1 &
≥1 &
≥1 &
≥1 &
&
&
&
&
A3
B3
A2
B2 A＜ B
A=B
A＞ B
A1
B1
A0
B0
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7485数值比较器功能表
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数值比较器

比较器的扩展与应用

例：用7485构成7位二进制数并行比较器。
A3 A2 A1 A0 0 1 0 B3 B2 B1 B0 A3 A2 A1 A0 a＞ b a＝ b a＜ b B3 B2 B1 B0 7 48 5 -1 0 A6 A5 A4 A3 A2 A1 A0 a＞ b a＝ b a＜ b B3 B2 B1 B0 7 48 5 -2
“1” 8 42 1 B CD
A3 C4
A2
A1
A0
B3
B2
B1
B0 C0 S0
四位全加器 S3 S2 S1
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余3代码
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全加器的应用

试采用四位加法器完成余3码到8421 BCD码 的转换

解：因为对于同样一个十进制数，余3码比相应 的8421BCD码多3，因此要实现余3码到8421 BCD码的转换，只需从余3码减去(0011)即可。 由于0011各位变反后成为1100，再加1，即为 1101，因此，减(0011)同加(1101)等效。所以， 在四位加法器的A3~A0接上余3码的四位代码， B3、B2、B1、B0上接固定代码1101，就能实现 转换。
31
图 3 – 15 例3 - 5之电路
译码器的应用

用74138实现逻辑函数 F=A C+BC
A0 A1 A2
& 74138
C B A
1 0 0
0 1 2 3 4 EN 5 6 7 (a)
&
F
C B A
A0 A1 A2
&
74138
1 0 0
0 1 2 3 4 EN 5 6 7 (b)
&
F
(a)方案一
B2
&
& & & & & & &
1 (a ) P
0
C2 P
2
≥1 A2 B1
1 ≥1
＝1
S2
S1 1 B1 A1 2 3
1 6 UCC 1 5 B2 1 4 A2 1 3 S2 1 2 A3 1 1 B3 1 0 S3 9 CO (b )
&
≥1
C1 P
1
A1 B0 A0 C－1
＝1 C0 ＝1
S0 4 S1 A0 B0 S0 5 6
2—4译码器功能表
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译码器

74138译码器引脚图和逻辑符号
74138
1 2 3 S3 4 S2 5 S1 6 Y7 7 GND 8 (a)
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A0 A1 A2
16 15 14 13 12 11 10 9
VCC Y0 Y1
Y2
A0 A1 A2
Y3 Y4 Y5 Y6
S1 S2 S3
& 1 被 A加 数 加 B 数 进位 输入 A3 C 4 A2 A1 A0 Ⅰ B3 B2 B1 B0 C 0 & & A3 C 4 A2 A1 A0 Ⅱ B3 B2 B1 B0 C 0 C 进位 输出
S3 S2 S1 S0
S3 S2 S1 S0 和 S 数
四位加法器
四位加法器
一位8421 BCD码加法器
Si Pi Ci 1 Ci Pi Ci 1 Gi
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4
二进制并行加法器

则得各位进位信号的逻辑表达式如下：
C1 P 1C0 G1 C2 P2C1 G2 P2 P 1C0 P 2G1 G2 C3 P3C2 G3 P3 P2 P 1C0 P 3P 2G1 P 3G2 G3 C4 P4C3 G4 P4 P3 P2 P 1C0 P 4P 3P 2G1 P 4P 3G2 P 4G3 G4
&
≥1 1
1 ≥1
C－ 1 7 GND 8
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6
ቤተ መጻሕፍቲ ባይዱ
全加器的应用

试用全加器构成二进制减法器。

解：利用“补码”的概念，即可将减法用加法 来实现，下图即为全加器完成减法功能的电路。
B3 1 B2 1 B1 1 B0 1
A3 A2 A1 A0 C4
74283
S3 S2 S1 S0
“1” Ci －1
F m0 m2 m3 m7
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(b)方案二
F M1 M 4 M 5 M 6
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译码器

两片74138译码器扩展为4线-16线译码器
Y15 Y14 Y13 Y12 Y11 Y10 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
逻辑函数。
本题 F1 、 F2 均为三变量函数，首先令函数的输入变量
ABC=A2A1A0，然后将F1、F2变换为译码器输出的形式：
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F2
F1
&
&
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3－8译码器 A2 A1 A0 A B C
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E1 E 2 A E 2 B 1
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全加器的应用

试用全加器完成二进制的乘法功能。

解：以两个两位二进制数相乘为例。乘法算式 如下：
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下图：
8
全加器的应用
A0 B0
A1
&
& &
A CI
P0
∑
B CO C1 A CI
P1
B1
&
B CO C2
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∑
P2
P3
9
【例】 用四位加法器构成一位8421 BCD码加法器。 解： 两个用BCD码表示的数字相加，并以BCD码给出其和 的电路称为BCD码加法器。两个一位十进制数相加， 若考 虑低位的进位，其和应为0~19。8421 BCD码加法器的输入、 输出都应用8421 BCD码表示，而四位二进制加法器是按二

类似可得S0~S3的逻辑表达式，以S2为例：
S2 P2 C1 P2 P 1C0 G 1

综上，各位的进位和各位的和仅取决于Pi、Gi和 C0，即仅取决于Ai、Bi和C0
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1 ≥1
& & &
B3
&
CO (C3 )
& & & &
P
3
A3
≥1
1 ≥1
＝1
S3
典型的超前进位二进制 并行加法器74LS283的 逻辑图与引脚图 (a) 逻辑图； (b) 引脚图
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全加器的应用
8421BCD 码
F3 C4
F2
F1
F0 C0
四位加法器
A3 A2 A1 A0 E3 E2 E1 E0
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B3 B2 B1 B 0 1
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6.2 数值比较器

用来比较两个二进制数大小的逻辑电路,称为 比较器。
A0 A1 A2 A3 a ＞b a ＝b a ＜b B0 B1 B2 B3 0 COMP P 3 ＞ ＝ ＜ 0 Q 3 (a)
需要修正，即D10=1时，和加6，D10=0时则不加。
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十进制数0~19与相应的二进制数及8421BCD码
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D10 可以据求出：当 B3=1 时， D10 一定为 1 ；当 B3=0 ， B3B2B1B0从1010到1111时，D10=1。故可求得
D10 B4 B3B2 B3B1
A3
B3
A2
B2
A1
B1
A0
B0
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3
二进制并行加法器

超前进位(先行进位)二进制并行加法器

前面我们已经得到全加器的表达式为
Si Ai Bi Ci 1 Ci ( Ai Bi )Ci 1 Ai Bi

令Gi=AiBi，称为进位产生函数，Pi=Ai Bi，称 为进位传递函数。将其代入Si、Ci表达式中得递 推公式：
图表示用2片四位二进制全加器完成两个一位8421 BCD
码的加法运算电路，第Ⅰ片完成二进数相加的操作，第Ⅱ片
完成和的修正操作。图中，第一片输出的二进制数为C3、S3、 S2、S1、S0 ，第二片完成和的修正操作，可求得8421BCD码 的进位输出为
C C4 S3S2 S3S1
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输入 A
P ＞Q P ＝Q P ＜Q
A＞B A＝B A＜B
级联输入
输入 B
A 3 7 48 5 A2 A1 A0 a ＞b A＞B a ＝b A＝B a ＜b A＜B B3 B2 B1 B0 (b)
比较输 出
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四位数值比较器74LS85逻辑图
FA ＞B ≥1 & FA =B ≥1 FA ＜B
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全加器的应用

试用四位全加器构成一位8421BCD码的十进 制加法电路。

解：两个 8421 码相加，其和仍应为8421 码，如 不是 8421 码则结果错误。
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全加器的应用

试采用四位全加器完成 8421BCD码到余 3 代码的转换。

解：由于 8421BCD码加 0011 即为余 3 代码， 所以其转换电路就是一个加法电路。
如果用
Yi
表示i端的输出，mi表示输入地址变量A1、A0的一
个最小项，则输出函数可写成
Y i Emi (i 0,1,2,3)
可见，译码器的每一个输出函数对应输入变量的一组取值， 当使能端有效 (E=0) 时，它正好是输入变量最小项的非。 因此变量译码器也称为最小项发生器。
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Y 7 A 2 A1 A 0 A 2 A1A 0 m7 M 7
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例 试用3—8译码器实现函数：
F1 m(0,4,7) F2 m(1,2,3,4,5,6,7)
解：因为当译码器的使能端有效时，每个输 出 Y i mi M ， 因此只要将函数的输入变量加至译码器的 i 地址输入端，并在输出端辅以少量的门电路，便可以实现
第六章 采用中、大规模集成电路 的逻辑设计
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本章的组成



二进制并行加法器 数值比较器 译码器 多路选择器 计数器 寄存器 只读存储器 可编程逻辑阵列
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6.1 二进制并行加法器

四位二进制串行进位并行加法器
C3 S3 Σ FA 3 CO CI C2 S2 Σ FA 2 CO CI C1 S1 Σ FA 1 CO CI C0 S0 Σ FA 0 CO CI
Y 0 A 2 A1 A 0 A 2 A1 A 0 m 0 M 0 Y1 A 2 A1 A 0 A 2 A1A 0 m1 M 2 Y 2 A 2 A1 A 0 A 2 A1 A 0 m 2 M 3 Y 3 A 2 A1 A 0 A 2 A1A 0 m 3 M 3 Y 4 A 2 A1 A 0 A 2 A1 A 0 m 4 M 4 Y 5 A 2 A1 A 0 A 2 A1A 0 m5 M 5 Y 6 A 2 A1 A 0 A 2 A1 A 0 m 6 M 6
&
0 1 2 3 4 EN 5 6 7 (b)
Y0 Y1
Y2
Y3 Y4 Y5 Y6 Y7
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译码器

逻辑电路图
E1 E2 E3
&
&
& & & & & & &
0
1
2
3
4
A0
1
1
5
A1
1
1
6
A2
1
1
7
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译码器

74138译码器的真值表
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译码器

当 S1 =1,S2 +S3 =0 时,由74138译码器的真值表 可以得到如下输出逻辑表达式:
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Y0
Y1
Y2
Y3
&
E A0 A1 1 1 1 1 1
&
&
&
A1 2－4 译 A0 码 E 器
Y0 Y1 Y2 Y3
(a )
(b )
2—4译码器逻辑电路及符号
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可以看出，当E=0时，2—4译码器的输出函数分别为：
Y 0 A1 A0 , Y 1 A1 A0 , Y 2 A1 A0 , Y 3 A1 A0 ,
A＞ B A＝ B A＜ B 0 B6 B5 B4
A＞ B A＝ B A＜ B
A＞ B A＝ B A＜ B
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6.3 译码器


译码器是一种多输出组合逻辑电路，它能将 n个输入变量变换成2n个输出函数，并且每 个输出函数对应于n个输入变量的一个最小 项。 常用的有2-4译码器、3-8译码器、4-16译码 器等。
进制数进行运算的，因此必须将输出的二进制数 ( 和数) 进
行等值变换。表3-17列出了与十进制数0~19相应的二进制 数及8421 BCD码。从表中看出，当和小于等于9时不需要
修正，当和大于9时需要加6(0110)修正，即当和大于9时，
二进制和数加 6(0110) 才等于相应的 8421 BCD 码。从表中 还看出，当和大于9时，D10=1，因此可以用D10来控制是否