深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术

深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术
随着我国航空航天技术的不断进步和核物理科学研究的深入,抗辐照加固集成电路的需求与日俱增。

一方面我国抗辐照加固芯片研制尚处于起步阶段,自主研发能力还不够强,另一方面高性能抗辐照加固集成电路一直是西方发达国家技术封锁和产品禁运的首要目标,我国核心关键技术领域用抗辐照加固集成电路尚不能完全自主可控,长期受制于技术领先国家,因此对集成电路辐照效应和抗辐照加固技术进行深入研究将极大地促进我国国防和现代化事业的发展。

集成电路设计工艺从深亚微米逐渐向纳米级技术节点过渡,辐照效应和抗辐照加固技术也日新月异。

在0.18μm工艺水平以上,由于器件氧化层和场氧区较厚,总剂量效应较为显著。

进入65 nm工艺节点以下,由于器件氧化层减薄,采用浅槽隔离技术,总剂量效应大大降低,已不再成为主要辐照损伤因素。

但随着工艺缩减,单粒子效应引发的“软错误”对电路的威胁越来越严重,甚至超过其他所有失效因素的总和,成为电路可靠性的首要问题。

本文在深亚微米(0.18μm)和纳米级(65 nm)体硅CMOS工艺水平上,对器件、电路的辐照效应及抗辐照加固技术进行了较为深入的研究,主要研究成果如
下:(1)对0.18μm体硅CMOS工艺N沟道core和I/O晶体管进行了总剂量辐照实验,得到了晶体管电气特性在总剂量辐照下的变化。

研究发现:辐照累积总剂量提升,晶体管亚阈区漏电流增大,阈值电压漂移,晶体管电气特性退化;I/O晶体管
的总剂量效应比core晶体管明显,窄沟晶体管由于辐照诱生窄沟道效应的影响总剂量效应比宽沟晶体管显著;晶体管负体偏置能够减轻器件总剂量效应。

基于晶体管辐照实验和器件参数提取,对0.18μm体硅CMOS工艺普通条形栅
和无边缘NMOSFET进行了辐照效应SPICE建模。

模型仿真结果与实验结果吻合较好,能有效预测器件、电路的总剂量响应。

(2)研究了组合逻辑数字电路中SET脉冲的产生和传播。

研究发现:入射重离子LET值增大,SET电流脉冲尖峰值增大,电流持续时间延长,SET脉宽增大;SET 电流呈现脉冲尖峰之后的平台期,与传统双指数形态不同,表明晶体管电气耦合状态下单粒子响应有别于孤立的晶体管,采用混合模拟仿真能较精准预测电路SEE;宽沟晶体管SET脉宽小于窄沟晶体管,长沟晶体管SET脉宽大于短沟晶体管,在设计中可尽量选用沟道短而宽的晶体管以抑制SET效应。

(3)研究了时序逻辑数字电路中SEU的物理机制。

研究发现:0.18μm非加固标准6管SRAM的翻转截面高于65 nm SRAM,这主要是由于工艺缩减单粒子敏感体积减小,电荷收集量降低造成的。

(4)研究了工艺缩减、工作频率提升等因素对电路SEE的影响。

研究发现:增加阱接触数量,减小接触孔与器件之间的距离有助于降低SET脉宽,减轻阱电势调制,从而抑制SEE;重离子入射角度增大,器件间的电荷共享增强,通过脉冲压缩机制有助于减小SET脉宽;深N阱结构能够有效截断重离子入射产生的电荷漏斗,降低敏感节点电荷收集量,使得SET脉宽小于普通双阱工艺结构。

(5)提出了一种抗SEU的SRAM单元电路拓扑新结构。

此SRAM单元电路的SEU 临界电荷高达12,320 fC,是非加固标准6T SRAM单元的1,000倍以上,与其他加固单元电路相比也有显著提升,而电气性能没有显著退化,能充分保证在强辐射环境下的高可靠应用。

(6)基于65 nm体硅CMOS工艺设计开发了一款抗辐照加固标准数字单元库,可应用于实际抗辐照加固芯片研制。

(7)基于0.18μm和65 nm体硅CMOS工艺分
别设计开发了两款抗辐照加固芯片。

提出了一种评估电路总剂量效应的正向体偏置法。

与晶体管辐照效应SPICE 模型仿真对比验证了新方法的有效性。

提出了一种高速数据合成电路。

与传统数据合成器相比,新数据合成电路避免了数据穿通的可能,且多级级联应用能够保证数据天然同步特性。

设计了一种宽带锁相环VCO振荡带自动校准算法,实现了超宽频率范围覆盖的两个VCO振荡频率校正,在较短时间内实现较高精度的频率锁定功能。