ALLEGRO设置拓扑约束
ALLEGRO约束设置
ALLEGRO约束规则设置介绍目录：第一部分：差分对的约束设置 (1)第二部分：非差分信号约束设置 (8)第三部分：区域约束设置 (11)第四部分：XNet等长设置 (12)本文所有操作与设置均在Allegro PCB editor 15.5环境中进行。
第一部分：差分对的约束设置下面我们将通过对LVDS差分对信号的约束设置分步骤的讲解各个设置过程，其约束条件如步骤1：全局约束设置。
在PCB editor界面下，点击“Setup→Constraints”或点击图标打开“Constraints Sys”窗口，将出现下图所示窗口。
点击“Set standard values”，弹出“Default values form”界面，在此可设置默认值，且窗口中所有设置值各自分属于spacing rule 和Physical rule 中名为“Default”的约束集。
此处我们取默认值。
图1下面步骤2-步骤4为Physical（Line/vias）rule物理特性（线宽和过孔）约束设置过程步骤2：线宽约束设置。
点击“Physical（Line/vias）rule set→set values”，在出现的窗口上方空白处填入新约束名称，如“LVDS_SIG”，然后点击“ADD”，新的约束就产生了。
如果需要设置这是某一层的约束，还要在“subclass”中选择相应的层面。
接下来就在相应栏填入需要的值。
如下图所示：图2如果还有其它信号的线宽要求，请重复上述步骤。
Min line width：最小线宽Max line width：最大线宽，填0=∞Min neck width：Neck 模式最小线宽Max neck length：Neck 模式最大走线长度DiffPair primary gap：首选差分间距（单端线可不填）DiffPair neck gap：Neck 模式差分间距（单端线可不填）过孔规格在“Via list property”中设定，一般设定在默认约束规则下。
Allegro操作说明(中文) Word 文档
26、非电气引脚零件的制作1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点27、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的方法完成POWER层覆铜Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
29、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
ALLEGRO约束规则设置步骤
ALLEGRO约束规则设置步骤ALLEGRO是一种领先的约束规则语言，用于描述和验证系统的行为和约束。
当开发者需要实施软件规范、验证设计是否符合预期、检查和修复编码错误时，ALLEGRO约束规则设置就可以发挥作用。
本文将介绍ALLEGRO约束规则设置的步骤。
步骤一：确定需求和约束在使用ALLEGRO进行约束规则设置之前，首先需要明确系统的需求和约束。
开发者和相关利益相关者需要明确系统的预期行为，包括正确性、安全性、性能等方面的要求，并将其转化为具体的需求和约束。
步骤二：了解ALLEGRO约束规则语法和语义ALLEGRO具有自己的约束规则语法和语义，开发者需要学习并了解这些语法和语义，以便正确地编写和解释约束规则。
ALLEGRO支持丰富的逻辑和数学运算符，包括布尔运算符、比较运算符、逻辑运算符等。
开发者还需要了解ALLEGRO中的常用函数和谓词，以便在编写约束规则时能够充分利用这些工具。
步骤三：编写约束规则在了解ALLEGRO约束规则语法和语义之后，开发者可以开始编写约束规则了。
约束规则可以分为两类：静态约束规则和动态约束规则。
静态约束规则用于验证设计和代码的合法性，例如检查变量的取值范围、函数的输入输出关系等。
动态约束规则用于检查系统的运行时行为，例如检查系统的状态转换是否满足预期、检查事件序列是否符合特定的规范等。
步骤四：验证约束规则在编写完约束规则之后，需要对其进行验证，以确保规则的正确性和有效性。
可以使用ALLEGRO提供的工具和命令对约束规则进行验证，检查是否存在语法错误、语义错误或者其他逻辑错误。
如果发现错误，需要及时进行修复和调试，直到规则能够正确地验证系统的行为和约束。
步骤五：应用约束规则一旦约束规则通过了验证，并且开发者对规则的正确性和有效性有足够的信心，就可以将规则应用到实际的系统开发中。
可以将约束规则集成到开发工具中，实时检查代码的合法性，并及时给出错误和警告。
也可以将约束规则作为一种文档形式，用于规范开发过程中的行为和约束。
allegro 约束规则设置
allegro 约束规则设置摘要：1.Allegro 约束规则的概念与作用2.Allegro 约束规则的设置方法3.Allegro 约束规则的实际应用4.Allegro 约束规则的优点与局限性正文：【1.Allegro 约束规则的概念与作用】Allegro 是一款专业的PCB 设计软件，其中的约束规则设置是PCB 设计过程中至关重要的一环。
约束规则是指在设计过程中，对元件、走线等进行布局和布线的限制条件，以确保设计满足电路功能和性能要求。
通过设置约束规则，可以有效地提高设计效率和准确性，降低设计风险。
【2.Allegro 约束规则的设置方法】在Allegro 中设置约束规则，可以分为以下几个步骤：（1）打开Allegro 软件，导入或创建PCB 设计文件。
（2）在设计界面中，选择需要设置约束规则的元件或走线，可以在原理图或布局视图中进行操作。
（3）点击鼠标右键，选择“约束规则”选项，打开约束规则对话框。
（4）在约束规则对话框中，根据需要设置的约束条件，分别设置“宽度”、“间距”、“角度”等参数。
同时，可以设置约束规则的优先级，以满足不同设计需求。
（5）点击“确定”按钮，完成约束规则设置。
【3.Allegro 约束规则的实际应用】Allegro 的约束规则在实际应用中具有广泛的作用，主要包括：（1）设置元件布局位置：通过设置约束规则，可以控制元件在布局中的位置，确保布局的合理性和美观性。
（2）设置走线宽度和间距：通过设置约束规则，可以保证走线的宽度和间距满足设计要求，降低电路故障的风险。
（3）设置元件和走线的角度：通过设置约束规则，可以控制元件和走线的摆放角度，以满足散热、信号传输等性能要求。
【4.Allegro 约束规则的优点与局限性】Allegro 的约束规则具有以下优点：（1）提高设计效率：通过设置约束规则，可以减少手动调整的时间和精力，提高设计效率。
（2）提高设计准确性：约束规则可以确保设计满足电路功能和性能要求，降低设计失误的风险。
allegro 16.3 约束规则设置
Allegro 16.3约束规则设置约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。
可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
以下图为一约束设置窗口。
一、说明先解释一下约束的类型以及约束中用到的简写名词，如下图所示：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
如下图所示。
2、NCC（Net Class-Class）一般用在约束组与组之间的间距的时候使用，如下图。
3、DPr（Differential Pairs）差分对一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。
差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。
•模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。
•用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。
以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：差分对的worksheets包含5个主要的约束目录：(1)Pin Delay此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。
(2) 不耦合长度(Uncoupled Length)不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。
allegro 约束规则设置
allegro 约束规则设置（最新版）目录1.Allegro 约束规则的概念与作用2.Allegro 约束规则的设置方法3.Allegro 约束规则的实际应用4.Allegro 约束规则的优缺点分析正文【一、Allegro 约束规则的概念与作用】Allegro 是一款专业的 EDA（Electronic Design Automation，电子设计自动化）软件，主要用于印刷电路板（PCB）设计。
在 Allegro 中，约束规则是一种指导设计布局和布线的准则，可以帮助设计人员实现更高效、精确的电路设计。
约束规则广泛应用于各种电子设计领域，如计算机、通信、汽车电子等。
【二、Allegro 约束规则的设置方法】1.打开 Allegro 软件，导入或创建一个 PCB 设计项目。
2.在设计界面中，找到 "Constraint Manager"（约束管理器）工具，点击进入。
3.在 "Constraint Manager"（约束管理器）窗口中，可以添加、编辑、删除约束规则。
a.添加约束规则：点击 "Add"（添加）按钮，选择所需约束类型，如 "Clearance"（间距）、"Power"（电源）等，设置相应的参数，点击 "OK"（确定）保存。
b.编辑约束规则：选择需要编辑的约束规则，双击或右键选择"Edit"（编辑）选项，调整参数，点击 "Apply"（应用）或 "OK"（确定）保存。
c.删除约束规则：选择需要删除的约束规则，右键选择 "Delete"（删除）选项，确认后即可删除。
【三、Allegro 约束规则的实际应用】以设置间距约束规则为例：1.在 "Constraint Manager"（约束管理器）窗口中，添加一个"Clearance"（间距）约束规则。
Allegro PCB设计中的约束管理
Allegro PCB设计中的约束管理本章主要介绍一下约束管理器的使用，约束管理器贯穿于原理图设计、PCB 设计、仿真分析设计，这里主要讲述在PCB Editor中如何使用约束管理器来对信号进行约束设置。
一、约束管理器概述约束管理器是贯穿于整个PCB设计平台的一个对信号约束的工具，在整个项目的开发过程中，起着桥梁的作用。
我们可以在原理图设计阶段在约束管理器中设定约束来指导PCB设计；也可以在使用仿真分析工具仿真后，将仿真分析的拓扑添加到约束管理器中从而来驱动布局、布线。
约束管理器是以表格形式为基础的工作表形式，所以其操作简单、运用灵活。
它将印制电路板所有的网名以表格形式显示，不仅使设计者对网名一目了然且更加方便地对信号设定不同的规则。
对不同的规则如相对长度规则、总长度规则、曼哈顿长度规则等分了不同的栏显示以方便大家的规则设定。
二、约束管理器1、约束管理器的启动在Allegro PCB Design中，选择菜单命令Setup/Electrical ConstraintSpeadsheet或者单击Setup工具栏中的按钮，打开约束管理器，如图10_1所示。
10_12、约束管理器界面概述1）菜单栏约束管理器的菜单栏包括：File、Edit、Objects、Column、View、Analyze、Audit、Tools、Window及Help。
2）Electrical Constraint Set栏此栏主要是对电气规则来设定约束，包括：Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、All Constraint（所有的约束管理）。
3）Net栏Net栏主要对指定的网络来设置不同的约束规则，包括Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、Custom Measeurement（用户添加规则管理）、General Properties（通用属性设置）。
Allegro中的约束规则设置V1.2
A llegro中的约束规则设置Allegrophan刚好五个字修订记录日期版本描述作者2008-12V1.0初版，学完的总结。
适用于Cadence15.5版本。
Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan2009-10-14V1.2小改，更正、修改几个错漏之处。
添加一些说明性文字。
感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophan目录一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4)1）“Set values”设置约束特征值 (5)2）“Attach property”绑定约束 (6)3）“Assignment table”约束规则分配 (8)二“Spacing rule”间距约束设置 (9)1）“Set values”设置约束特征值 (9)2）“Attach property”绑定约束 (10)3）“Assignment table”约束规则分配 (11)三Constraint areas区域约束设置 (12)四Allegro中走线长度的设置 (13)1）差分线等长设置 (13)2）一组Net等长 (16)3）XNet等长 (17)线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys”窗口，如下：“Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extendednded design rules 。
Standard design rules 仅有一级分类，点击“Set standard values ”设置默认约束值，如下：“Extended design rules”下一级分为三类不同约束设置：Spacing rule间距约束设置、Physical（Line/vias）rule物理特性（线宽和过孔）约束设置和Constraint areas区域约束设置。
Allegro16.6约束规则设置详解
Allegro16.6约束规则设置详解前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。
目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围7、设置等长7.1、不过电阻的NET等长7.2、过电阻的XNET等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10、Pin Delay二、高级约束规则设置11、单个网络长度约束12、a+b类长度约束13、a+b-c类长度约束14、a+b-c在最大和最小传播延迟中的应用1、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。
单击Spacing，再点击All Layers，如下图所示。
右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default按鼠标右键，执行Create-Spacing CSet加入新规则。
取一个有意义点的名字，如下图所示，单击OK。
其值是从默认规则拷贝的，先修改其值。
按住Shift键选中所有，输入12，回车。
然后为所需要设置的网络分配规则单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示（3）、设置Class-Class规则若针对不同的信号群组有不同的间距规则，则需要设置Class-Class选到Net Class-Class后，在右边CLOCK(2)上右键选择Ctreat-Class-Class...，如下图所示选择2个不同的Net Classes，如下图所示，单击OK如下图所示。
在右边的Referenced Spacing CSet栏可以修改其值。
Allegro16.6约束规则设置详解2
7.2、过电阻的XNET 等长这里关键是设置XNET。
假设有一排过电阻的线需要等长。
首先创建电阻模型。
单击Signal Model 图标，如下图所示点击电阻，如下图所示，单击RN0603 10所有这种模型的电阻都高亮了，如下图所示单击Create Model。
按钮。
默认，单击OK默认单击OK。
如下图所示。
再单击OK 结束命令。
假设我们要将DR_MD49 到DR_MD53网络等长。
打开约束管理器，选择相对延迟，这里可以看到我们刚才设置的XNET。
我们在DR_MD49 网络上右键创建PIN PAIR选择2 个端点，如上图所示，单击OK。
同理，其他需要设置等长的网络，也创建PIN PAIR。
然后按住Ctrl 键选择这些PIN PAIR，右键创建MATCH GROUP 如下图所示设定约束值，及目标网络，方法同不过电阻网络等长设置。
7.3、T 型等长T 型等长设置，比如两个D DR 之间的等长就属于T 型等长，设置方法如下（以text_drr 举例）。
首先添加T 型连接点。
点击Logic-Net Schedule，单击你要设置网络的一个pin。
如下图。
在中间右键Insert T，加入T 型连接点，如下图所示然后去点击第二个pin，再回到T 型连接点，然后去点击第三个pin，右键done 即可。
创建的T 型连接点如下图所示这只是创建了一个网络的T 型连接点，如果需要创建多个，可点击进入约束管理器设置。
在N et-Routing——Wiring 下面，刚才设置的网络拓扑便会显示成UserDefined。
如下图所示选中那个网络，右键创建Creat-Electrical CSet，如下图然后将你需要设置T 型结构的网络选择刚才设置的ECSet 作为参考,Verify Schedule 选择yes 即打开验证，如下图所示。
然后打开检查模式，在约束管理器Analyze-Analysis Modes弹出的对话框中，将Stub length/Net 的检查模式选择为on 如下如所示。
Allegro16.3约束设置
Allegro16.3约束设置Allegro16.3约束设置差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。
1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。
点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。
点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。
点击Generate即可自动产生差分对。
2.在约束管理器中设置差分对。
在DSN上点击右键，在菜单中选择Create→Differential Pair。
即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。
第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。
在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。
在表格中输入各项数值即可完成新规则的设置。
如图所示差分对约束参数主要有以下几个：1coupling paramaters 主要包括了Primary Gap 差分对最优先线间距（边到边间距）。
Primary Width 差分对最优先线宽。
Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。
Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。
如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。
allegro中的约束规则
allegro中的约束规则摘要：1.Allegro 中的约束规则概述2.约束规则的分类3.常见约束规则介绍4.约束规则的设置与应用5.约束规则对PCB 设计的影响正文：【1.Allegro 中的约束规则概述】Allegro 是一款专业的EDA 工具，广泛应用于PCB 设计领域。
在Allegro 中，约束规则是一种用于指导布局布线过程的重要工具，能够帮助设计者实现高效、精准的PCB 设计。
通过设置约束规则，设计者可以对元件、走线等进行精确控制，从而提高设计质量。
【2.约束规则的分类】在Allegro 中，约束规则主要分为以下几类：1.元件约束：对元件的位置、尺寸等进行限制。
2.走线约束：对走线的宽度、长度、角度等进行限制。
3.区域约束：对PCB 上的特定区域进行限制，如禁止布线区、固定区域等。
4.设计规则约束：对整个设计过程进行控制，如设置最小线宽、最小间距等。
【3.常见约束规则介绍】1.元件约束：元件约束是针对PCB 上的元件进行设置的。
常见的元件约束有：- 元件位置：设置元件在PCB 上的具体位置。
- 元件尺寸：限制元件的大小，以确保元件不会过大或过小。
- 元件与其他元件的距离：限制元件与其他元件之间的距离，以确保电气性能和可制造性。
2.走线约束：走线约束是针对PCB 上的走线进行设置的。
常见的走线约束有：- 走线宽度：设置走线的最小宽度，以确保走线的电气性能。
- 走线长度：限制走线的最大长度，以减少信号传输的延迟。
- 走线角度：限制走线的拐角角度，以减小信号反射。
3.区域约束：区域约束是针对PCB 上的特定区域进行设置的。
常见的区域约束有：- 禁止布线区：设置禁止布线的区域，以确保这些区域的功能不受影响。
- 固定区域：设置固定不变的区域，以确保这些区域的功能不受布线影响。
【4.约束规则的设置与应用】在Allegro 中，设计者可以通过以下步骤设置和应用约束规则：1.打开Allegro 软件，导入PCB 设计文件。
allegro使用技巧
allegro使用技巧1. 鼠标设定: 在ALLEGRO视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便.1) 控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element, Tools>report…1) 应急办法：蒐寻一个相应的log文档copy到档案同一路径即可.2) Setup>User Preference之Design_Paths>textpath项设為：C:\cadance\PSD_14.1\share\pcb/text/views即可.3. 不能编辑Net Logic.1) Setup>User Perference之项选择logic_edit_enabled,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?1) logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error.2) 有些可忽略的P/P,P/L 的error,可给那些pin增加一个property---NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?1) “NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off.6. 如何Add new subclass:1) Setup>Subclass之Define Subclass窗口选Class,点add”New subclass” 通常用到的new subclass有：Geometry\Board Geometry\之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。
Allegro约束规则设置
约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。
在Allegro PCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。
首先，需要认识一下，Allegro PCB的约束管理器：在PCB设计界面中，执行Setup/Constraints/Constraint Manager命令，弹出Allegro Constraint Manager对话框，如下图。
在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。
约束规则可以按板层、网络或者区域进行设置。
约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。
工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。
在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。
约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。
一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/Electrical CSet命令可新建电气规则。
1、选择信号完整性仿真规则Signal Integrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规则设置。
Allegro约束规则设置
Allegro约束规则设置约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。
在Allegro PCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。
首先，需要认识一下，Allegro PCB的约束管理器:在PCB设计界面中，执行Setup/Constraints/Constraint Manager命令，弹出Allegro Constraint Manager对话框，如下图。
在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。
约束规则可以按板层、网络或者区域进行设置。
约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。
工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。
在对应Net文件夹内，可以创建指定网络的对象分组，如:系统、设计、总线、差分对、扩展网络(XNet)、网络、相对或匹配群组，也可以创建基于相关属性的电气规则(ECSet)、物理规则(PCSet)、间距规则(SCSet)等。
约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。
一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则(延时、差分对)等，执行Objects/Create/Electrical CSet命令可新建电气规则。
1、选择信号完整性仿真规则Signal Integrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规则设置。
PCB设计Allegro约束规则设置步骤
PCB设计Allegro约束规则设置步骤本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。
由于本人水平有限，错误之处难免，希望大家不吝赐教！在进行高速PCB设计布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint 规则，并将这些规则分配到各类net group 上。
下面以 ddr为例，具体说明这些约束设置的具体步骤。
1． PCB设计布线要求DDR 时钟: 线宽 10mil，内部间距 5mil，外部间距30mil，要求差分PCB设计布线，必需精确匹配差分对走线误差，允许在＋20mil 以内DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距20mil，应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短DDR 数据线，ddrdqs，ddrdm线：线宽 5mil，内部间距 15mil，外部间距20mil，最好在同一层PCB设计布线。
数据线与时钟线的线长差控制在 50mil 内。
2．根据上述要求，我们在 PCB设计Allegro 中设置不同的约束针对线宽（physical），我们只需要设置3 个约束：DDR_CLK, DDR_ADDR, DDR_DATA设置好了上述约束之后，我们就可以将这些约束添加到net上了。
点击physical rule set中的attach……，再点击右边控制面板中的more，弹出对话框找到 ckn0和 ckp0，点击 apply，则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出即这两个 net已经添加上了 NET_PHYSICAL_TYPE 属性，且值为DDR_CLK.类似的，可以将DDR 数据线，数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE 设为 DDR_DATA, DDR 地址线，片选线，和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR.上述步骤完成后，我们就要将已经设好的约束分配到这些net group 上。