F2812开发记录1——终于弄明白了困惑我几个月的DSP时钟问题

对于TMS320F2812的时钟问题,从我刚开始接触到现在终于明白了它内部的时钟是如何区分的,F2812上有多个部件需要时钟:CPU,看门狗电路,ADC,事件管理器等片上外设.

F2812的CPU时钟电路如下图所示:

电路板中用30MHz外部晶体给F2812提供时钟,并使能F2812片上PLL电路.PLL倍频系数由PLL控制寄存器PLLCR的低4位控制,可有软件动态地修改,外部复位信号(XRS)将此4位控制位被清为0(CCS中的复位命令将不对此4位控制位作清0操作),F2812的CPU最高可工作在150MHz主频下,也即对30MHz输入频率进行5倍频.PLLCR控制位与倍频系数的关系如下

图所示:

PLL锁相环的配置模式:

需要时钟信号的片上外设有:看门狗电路WatchDog,CPU定时器(3个32位定时器),eCAN总线控制器;SCI(2个异步串行通信控制器),SPI(1个4线制同步串口),McBSP(1个多通道缓冲型同步串口);EV(2个事件管理器,每个事件管理器包括:2个通用定时器,3个全比较器/PWM 单元,3个事件捕捉单元,QEP正交编码脉冲,外部时钟输入,外部比较输入和外部触发输入),ADC(16通道),12位,12.5MSPS,0~3V输入范围.片上外设按输入时钟分为4个组:

SYSOUTCLK组:CPU定时器,eCAN总线

OSCCLK组:看门狗电路

低速组(HSPCLK):SCI,SPI,McBSP,它们的输入时钟信号由SYSOUTCLK经低速外设分频器分频

得到

高速组(LSPCLK):EVA/B,ADC,它们的输入时钟信号由SYSOUTCLK经高速外设分频器分频得

到.

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重要点:SYSOUTCLK与DSP片上管脚XCLKOUT(119)的关系: XINTF模块有两种时钟模式,如下图给出了SYSOUTCLK时钟同XINTF时钟之间的关系。所有的外部扩展访问都是以内部XINTF的时钟XTIMCLK为参考的,因此在配置XINTF时,首先要通过XINTFCNF2寄存器配置XTIMCLK。XTIMCLK可以配置为SYSOUTCLK,也可以配置为SYSOUTCLK/2,XTIMCLK默认的值是SYSOUTCLK/2。外部接口还提供一个时钟输出XCLKOUT,所有外部接口的访问都是在XCLKOUT的上升沿开始。可以通过XINTFCNF2寄存器的CLKMODE

位配置XCLKOUT的频率.

XCLKOUT的功能是:

[attach]2215[/attach]

[本帖最后由 likyo 于 2008-3-9 21:14 编辑]

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