建立时间和保持时间

建立时间和保持时间
信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，Setup/Hold time是测试芯片对输入信号和时钟信号之间的时间要求，也就是它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是芯片本身的特性。

建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。

输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间Setup time.如不满足Setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器；保持时间是指触发器的时钟信号上升沿到来以后，数据也必须保持一段时间，数据保持不变以便能够稳定读取（信号在器件内部通过连线和逻辑单元时，都有一定的延时。

延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。

信号的高低电平转换也需要一定的过渡时间。

）。

如果holdtime不够，数据便不能被有效读取并转换为输出。

如果数据信号在时钟边沿触发前后持续的时间分别超过建立时间和保持时间，那么这部分超过的分量分别称为建立时间裕量和保持时间裕量。

（这期间其实还涉及到竞争冒险的问题，也就是毛刺，稍后在研究，建立保持时间的存在即是触发器内部的特性又在屏蔽毛刺方面起到了一定的作用。

）其实建立时间就是在脉冲信号到来时，输入信号已经稳定等待的时间；而保持时间是信号脉冲到来后，而输入信号还没有到达下降沿的时间。

举个例子：
建立时间就是你到朋友家做客去早了，但是主人还没回来，你等待的时间就是建立时间；保持时间就是进入房子后，逗留的（有效）时间。

当然在实际测试中我发现时钟信号也是存在抖动和偏移的。

虽然系统时序设计中对时钟信号的要求非常严格，因为我们所有的时序计算都是以恒定的时钟信号为基准。

但实际中时钟信号往往不可能那么理想，常会出现抖动(Jitter)和偏移（Skew）问题。

（估计没有真正稳定的信号）。

所谓抖动(jitter)，是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。

除此之外，还有一种由于周期内信号的占空比发生变化而引起的抖动，称之为半周期抖动。

总的来说，jitter可以认为在时钟信号本身在传输过程中的一些偶然和不定的变化之总和；时钟偏移(skew)是指同样的时钟产生的多个子时钟信号之间的延时差异。

包含时钟缓冲器的多个输出之间的偏移；也包含由于PCB走线的误差而造成的接收端和驱动端时钟信号之间的偏移。

在时序设计中都需要考虑这些因素。

器件手册中可以查到每个器件的建立和保持时间参数，工程设计的最大目标是尽量提高建立时间裕量和保持时间裕量，以保证系统在外界环境发生有限改变的情况下正常工作。