利用铁氧体磁珠为Altera FPGA设计电源隔离滤波器

设计电源隔离滤波器

本应用手册为您提供了设计铁氧体磁珠滤波器网络来为Stratix® IV FPGA隔离共用电源层面的一些指南。

FPGA 技术的发展使数据速率提高到了10 Gbps 以上。为了达到这种数据速率，FPGA 厂商一般要

求提供多个隔离的数字和模拟电源层，以单独为FPGA 的内核，I/O，敏感的锁相环(PLL) 和千兆

收发器模块供电。因此，电路板上电源分配系统的复杂性大大增加。

由于电路板空间、层数以及成本预算均有限，电路板设计人员发现在这些系统限制内设计其FPGA 电

路板越来越困难。对于Stratix IV GX 和GT 系列千兆位收发器FPGA系列，一种简化电源设计的方

法是，在电源共用层面之间保持充分高频隔离的同时，要能够共用类似的电压。常用的策略是使用铁

氧体磁珠。

本应用手册介绍了如何正确选择磁珠以及一些设计方面的考虑，例如：反谐振、避免电感-电容(LC) 谐

振振荡、传输阻抗分析和直流IR压降最小化，同时还要满足去耦的目标阻抗要求。另外，还介绍了某

些情况下使用PCB 布局结构来替代作为电感滤波器元件的铁氧体磁珠的另一种方法。PCB 结构与铁

氧体磁珠的性能对比仿真结果，可用于评估验证PCB 结构滤波器网络的效果，同时可以了解其诸多

局限性。

铁氧体磁珠的选择

一般而言，铁氧体磁珠分为两类：

⏹高Q 铁氧体磁珠——一般用作谐振器，不得用于电源隔离电路中。

⏹低Q 铁氧体磁珠——也称作吸收铁氧体磁珠，损耗较大，可构成较好的电源滤波器网络，因为

设计它们的目的是吸收高频噪声电流并将其以热的形式散发掉。这种铁氧体磁珠在宽高频带下具有高阻抗，从而使其成为理想的低通噪声滤波器。

厂商一般会给出铁氧体磁珠的阻抗-频率曲线图的性能特点，并说明额定最大直流电流和直流电阻。

取决于铁氧体磁珠的设计和所用材料，阻抗曲线图中的幅度也在一个较宽的频谱范围急剧变化，从而

对正确选择铁氧体磁珠带来麻烦。

图 1 显示了 1 GHz 频率范围内 5 条交错在一起的铁氧体磁珠阻抗曲线的例子，旨在对比可用于电

源噪声滤波的各种低Q 铁氧体磁珠的性能情况。(2)

图1、5 条铁氧体磁珠阻抗曲线对比

铁氧体磁珠建模与仿真

铁氧体磁珠厂商通常提供其器件的等效SPICE 电路模型，以用于系统仿真。当无法从厂商那里获得铁氧体磁珠模型的情况下，可以将铁氧体磁珠建模成一个由R、L和C 元件组成的简单网络，如图2（左侧）(3)所示。

图2、铁氧体磁珠电路模型（左）和SPICE 仿真配置（右）

尽管该模型为一阶近似，但是您仍然可以将其有效地用于次GHz 仿真。

⏹R bead和L bead为铁氧体磁珠的直流电阻和有效电感

⏹C par和R par为铁氧体磁珠相关的并联电容和电阻。

低频条件下，C par为开路，而L bead 为短路，从而只有R bead作为铁氧体磁珠的直流电阻。随着的频率增加，L bead的阻抗开始随频率(jωL bead) 线性上升，而C par的阻抗随频率(1/jωC par) 反比例下降。铁氧体磁珠的阻抗-频率曲线图的上升斜率主要由L bead的电感决定。

从某个高频点开始，C par的阻抗开始占主导，而铁氧体磁珠的阻抗开始下降，从而降低其电感效应。这种情况下，阻抗-频率曲线图的下降斜率主要由铁氧体磁珠的寄生电容C par决定。R par有助于减缓铁氧体磁珠的Q 因子。然而，过大的R par和C par值会增加铁氧体磁珠的Q 因子，并降低其有效带宽。形成高Q 铁氧体磁珠，导致电源分配网络(PDN)上出现不期望的瞬态振铃响应。

要想观察这些参数对铁氧体磁珠频率响应产生的影响，您可以使用SPICE 来仿真用于隔离的铁氧体磁珠的交流响应。图2（右）显示了用于获取一个铁氧体磁珠样本的交流响应的SPICE 电路设置，其中DC电阻为0.15Ω，有效电感为54nH，并联电容和电阻分别为178fF 和70Ω。

图 3 显示了SPICE 中，施加一个1V 电源和1A AC 电流负载，100 Hz 到 1 GHz范围内扫描的交流分析，得到的该铁氧体磁珠的特征阻抗-频率曲线图。在一些厂商没有提供SPICE 模型的情况下，通过在模型中单独改变每一个R、L 和 C 元件，可用曲线拟合方法来近似描述某个特定的铁氧体磁珠。

图3、改变R、L 和 C 的效果

Stratix IV GX 设计实例

对许多应用而言，高速时钟、数据以及其它I/O 开关速率可达到数百兆赫到几千兆赫。每一个开关信号相应的基本频率和谐波很容易污染敏感的电源层面，从而导致电压纹波和输出抖动增高，特别是在它们与其它噪声较大的数字电源层共用时。例如，在Stratix IV GX 器件中，0.9 V V CC（内核）电压被用于向FPGA内核中的的数字逻辑单元(LE)、存储器单元以及DSP 模块等供电，这些模块有很大噪声。另一方面，0.9 V V CCD_PLL被用于向用于时钟倍频的对噪声更敏感的PLL 供电。尽管在PCB 上将V CC与V CCD_PLL电源层合并很简单（由单个电源稳压器供电），但是这样做会使内核耦合噪声对PLL 性能产生负面影响。一种更佳的解决方案是在V CC和V CCD_PLL电源层之间使用一个铁氧体磁珠，并为每个电源选择合适的去耦电容器，以满足其各自的目标阻抗。

图 4 显示了Stratix IV EP4SGX230KF40 器件的一个设计实例，其使用一个铁氧体磁珠隔离V CC和V CCD_PLL。本例所选用的铁氧体磁珠为莱尔德科技(Laird Technologies)的LI0805H121R-10。

图4、Stratix IV GX V CC到V CC_PLL设计实例

V CC电源层去耦（由C1a 和C2a 到Can 表示）设计是通过Altera 的PowerPlay 早期功耗估算器(EPE) 和PDN 去耦工具实现从直流到25 MHz的频带内达到9 mΩ的阻抗目标。同样地，V CCD_PLL去耦（由C1b 和C2b 到Cnb 表示）的目的是，利用相同的目标阻抗方法在至少70 MHz频带内达到0.45Ω目标阻抗。

有关使用PowerPlay EPE 和PDN 工具以及运用目标阻抗方法去耦的更多详情，请参考下列资料：

⏹PowerPlay 早期功耗估算器(EPE)和功耗分析仪

⏹Stratix IV 器件配电网络设计工具

⏹电路板设计资源中心

⏹《AN 574：印制电路板(PCB) 供电网络(PDN) 设计方法》

表 1 对通过PDN 去耦工具得出的每个电源层面要达到各自阻抗目标所需的去耦电容进行了总结。该PDN 工具估算得到的平面扩展电阻和电感以及BGA 过孔电阻和电感，也都包括在SPICE 界面中，旨在给出一个扩展至器件BGA 焊球的完整PDN 状况。

如欲了解获得V CC到V CCD_PLL实例的PDN 状况的完整SPICE 界面，请参考《AN 583：VCC 到VCCDPLL Spice 例子.zip》文件中的《VCC 到VCCDPLL Z 曲线实例》。

表1、由PDN 工具得到的去耦电容器（第 1 部分，共 2 部分）