微电子技术综合实践

Eg fn ) 0.936V 2e
| QSD (max) | eN D xdT 7.22 108 C
7.22 108 Qss 求得： VTP 2 fn ms 0.68V 8.28 108 Cox
调整 N D 当 N D 3.6 1016 cm3 时，求得： VTP 0.97V 与-1.0V 相差不大 最后由 BVDS qN D L2 / 2 s 得： L 1.12 m 故综上：取 L 2.0 m 因为 n 2.5 p 为了保持电流连续性，一般取 PMOS 的宽长比
P-
N-Si
18、涂覆光刻胶。 19、刻蚀 P 沟 MOS 管区域的胶膜：第六次光刻 20、注入参杂 P 沟 MOS 管区域：第五次注入，形成 CMOS 管的源区和漏区。同时，此过 程所进行的 P+注入也可实现电路所设置的 P+保护环。 综合 18.19.20 三个步骤如图
6
7
B+
P-
N-Si
21、涂覆光刻胶。 22、刻蚀 N 沟 MOS 管区域的胶膜：第七次光刻 23、注入参杂 N 沟 MOS 管区域：第六次注入，形成 N 沟 MOS 管的源区和漏区。同时，此 过程所进行的 N+注入也实现了电路所设置的 N+保护环。 24、生长磷硅玻璃 PSG。 综合 21.22.23.24 四个步骤如图 A s 光刻胶
至此典型的 P 阱硅栅 CMOS 反相器单元的管芯制造工艺流程就完场了。
四．光刻示意图
W 30 L W 15 N 沟： L 2.0 m L
对于掩模板 L 2 3 2 8 m 故最终 L 9 m
计算过程； P 沟： L 2.0 m
L 2.0 m L 2.0 m
《微电子技术综合实践》设计报告
题目： 院系： 专业班级： 学生学号： 学生姓名：
P 阱 CMOS 芯片制作工艺设计 自动化学院电子工程系 微电 111 3100433031 王刚 职称： 教授
指导教师姓名： 王彩琳 起止时间： 成绩：
6 月 27 日—7 月 8 日
0
1
目 录
目录
一、设计要求 1、设计任务 2、特性指标要求 3、结构参数参考值 4、设计内容 二、MOS 管的器件特性设计 1、PMOS 管参数设计与计算 2、NMOS 管参数设计与计算 三、工艺流程分析 1、衬底制备 2、初始氧化 3、阱区光刻 4、P 阱注入 5、剥离阱区的氧化层 6、热生长二氧化硅缓冲层 7、LPCVD 制备 Si3N4 介质 8、有源区光刻：即第二次光刻 9、N 沟 MOS 管场区光刻 10、N 沟 MOS 管场区 P+注入 11、局部氧化 12、剥离 Si3N4 层及 SiO2 缓冲层 13、热氧化生长栅氧化层 14、P 沟 MOS 管沟道区光刻 15、P 沟 MOS 管沟道区注入 16、生长多晶硅 0 0 0 0 0 1 3 3 3 4 4 4 4 4 4 5 5 5 5 6 6 6 6
1
2
17、刻蚀多晶硅栅 18、涂覆光刻胶 19、刻蚀 P 沟 MOS 管区域的胶膜 20、注入参杂 P 沟 MOS 管区域 21、涂覆光刻胶 22、刻蚀 N 沟 MOS 管区域的胶膜 23、注入参杂 N 沟 MOS 管区域 24、生长 PSG 25、引线孔光刻 26、真空蒸铝 27、铝电极反刻 四、光刻示意图 1.刻 P 阱掩膜板 2.刻有源区 3.光刻多晶硅 4.P+区光刻 5.N+区光刻 6.光刻接触孔 7.光刻铝线 8.刻钝化孔 五、薄膜加工工艺计算 六、 P 阱 CMOS 芯片制作工艺实施方案框图 七、心得体会 八、参考资料
N-Si 4、P 阱注入。 是该 P 阱硅栅 COMS 集成电路制造工艺流程序列中的第一次注入参杂。 P 阱注入工艺 环节的工艺要求是形成 P 阱区。
3
4
P-well
N-sub
5、剥离阱区氧化层。 6、热生长二氧化硅缓冲层： 消除 Si-Si3N4 界面间的应力，第二次氧化。 7、LPCVD 制备 Si3N4 介质。 综合 5.6.7 三个步骤如下图 Si3N4 薄氧
6 6 6 6 7 7 7 7 8 8 8 9 10 10 10 11 11 11 12 12 12 14 16 17
2
一．设计要求：
1 、设计任务：N 阱 CMOS 芯片制作工艺设计 2、特性指标要求 n 沟多晶硅栅 MOSFET： 阈值电压 VTn=0.5V, 漏极饱和电流 IDsat≥1mA, 漏源饱和电压 VDsat≤3V， 漏源击穿电压 BVDS=35V, 栅源击穿电压 BVGS≥25V, 跨导 gm≥2mS, 截止频 率 fmax≥3GHz（迁移率 µn=600cm /V·s） p 沟多晶硅栅 MOSFET：阈值电压 VTp= -1V, 漏极饱和电流 IDsat≥1mA, 漏源饱和电压 VDsat≤3V， 漏源击穿电压 BVDS=35V, 栅源击穿电压 BVGS≥25V, 跨导 gm≥0.5mS, 截止 频率 fmax≥1GHz（迁移率 µp=220cm /V·s） 3、结构参数参考值： N 型硅衬底的电阻率为 20 cm ； 垫氧化层厚度约为 600 Å； 氮化硅膜厚约为 1000 Å； P 阱掺杂后的方块电阻为 3300/ ，结深为 5~6 m ； NMOS 管的源、漏区磷掺杂后的方块电阻为 25/ ，结深为 1.0~1.2 m ； PMOS 管的源、漏区硼掺杂后的方块电阻为 25/ ，结深为 1.0~1.2 m ； 场氧化层厚度为 1 m ；栅氧化层厚度为 500 Å；多晶硅栅厚度为 4000 ~5000 Å。 4、设计内容 1、MOS 管的器件特性参数设计计算； 2、确定 p 阱 CMOS 芯片的工艺流程，画出每步对应的剖面图； 3、分析光刻工艺，画出整套光刻版示意图； 4、 给出 n 阱 CMOS 芯片制作的工艺实施方案（包括工艺流程、方法、条件、结果）
由公式 BVDS 35V 和经验公式 BVDS 60(
NB 3 Eg 3 ) 2 ( 16 ) 4 1.1 10
16 知： N D 2.13 10 硅栅，则： fn 0.0259 ln(
ND ) 0.376V ni
ms ( ' Eg) ( '
P -
N-S i
7
8
PSG
N+ P-
N+
P+
P+
N-Si
25、引线孔光刻：第八次光刻，如图 PSG
N+ P-
N+
P+
P+
N-Si
26、真空蒸铝。 27、铝电极反刻：第九次光刻 综合 26.27 两个步骤如图：
8
9
Al PSG VDD
S P+ P+ D
P
N+ P-
N+
N-Si
IN
OUT D N S
2、初始氧化。 为阱区的选择性刻蚀和随后的阱区深度注入做工艺准备。 阱区掩蔽氧化介质层的厚 度取决于注入和退火的掩蔽需要。这是 P 阱硅栅 CMOS 集成电路的制造工艺流程序 列的第一次氧化。 ← SiO2 衬底 N-Si
←
3、阱区光刻。 是该款 P 阱硅栅 CMOS 集成电路制造工艺流程序列的第一次光刻。若采用典型的常 规湿法光刻工艺，应该包括：涂胶，前烘，压板，曝光，显影，定影，坚膜，腐蚀。 去胶等诸工序。阱区光刻的工艺要求是刻出 P 阱区注入参杂，完成 P 型阱区注入的 窗口 SiO2
W 30 ,则 W 60 m L 2、NMOS 管参数设计与计算：
是 NMOS 的两倍。故 由 BVGS EBtox 得 tox
BVGS 25 417 Å , Cox ox t 则 Cox 8.3 108 F 2 6V cm ox EB 6 10 cm
f max
2
由 BVDS 35V 和经验公式 BVDS 得： N A 2.13 1016 cm3 阈值电压 VTN (| QSD (max) | QSS )
NB 3 Eg 3 2 60( ) ( 16 ) 4 1.1 10
ox
tox
2 fp ms
N KT ln( A ) e ni
， BVGS 25V
所 以
tox
BVGS 25 417 Å EB 6 106 V cm
1
饱 和 电 流 ： I DS ( sat )
W p Cox 2L
(VGS VT )2 ， 式 中 （ VGS-VT ） ≥ VDS(sat) ，
Cox
ox
tox
8.28 108 F / cm
L 12.2

IDsat≥1mA 故可得宽长比： W 由 gm
W I D W nCox (VGS VT ) 0.5ms 可得宽长比： 9.15 L VGS L

W 12.2 L
f max
n (VGS VT ) 1GHz 2 L2
求得： L 3.24 104 cm 3.24 m
4
5
B 重掺杂场区是横向寄生期间失效而抑制了闩锁效应： C 场区重掺杂将是局部的阱区电极接触表面的金—半接触特性有所改善。 综合 9，10 两个步骤如图 光刻胶 B+
P-
N-Si
11、局部氧化： 第三次氧化，生长场区氧化层。 12、剥离 Si3N4 层及 SiO2 缓冲层。 综合 11，,12 两个步骤如图
2 2
二．MOS 管的器件特性设计
1、PMOS 管参数设计与计算：
VTP 1V
I DS (sat) 1mA VDS (sat) 3V BVDS 35V
f max 1GHz p 220cm2 / v s
V cm
BVGS 25V gm 0.5ms