数字集成电路_课件6 (2)

设置反相器的延迟和逻辑门的延迟相等，然 后取输入电容比 设置相同的输入电容值，然后取延迟比
延迟相等时各个门的逻辑强度的计算
输入电容相等时各个门的逻辑强度的计算
一些简单门的逻辑强度值
门的类型 反相器 与非门 或非门 1输入 1 4/3 5/3 5/3 7/3 6/3 9/3 2输入 3输入 4输入
或非门的自身电容
三输入与非门的电容计算

例：对于图中的三 输入与非门，确定 在阶跃输入时最坏 情况下的输入和输 出处的电容构成。 用参数项W，Cg和 Ceff表示结果。仔 细考虑共用的源/ 漏区。
传播延迟依赖于A、B和C的到达时间
连线电容

负载电容的第三部分是连线电容或称互 连电容： Cwire=CintLW=0.2fF/µm×(连线长度)

反映反相器固有特性的时间常数：
τ inv Ln Reff Cin Reqn Cg( 3Wn ) 3ReqnCg Ln Wn
驱动一个负载的反相器的延迟
t delay Reff (Cfanout Cself ) Cfanout Cself Reff Cin ( ) Cin Cin Cfanout inv ( inv ) Cin
6.5 针对最佳路径延迟确定门的尺寸
确定反相器的尺寸，使之驱动一个大的电容负载
最优化路径延迟的问题
路径延迟=ΣRiCi
反相器链延迟最优化

一个反相器的输入电容： Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn)
NMOS器件的有效输出电阻： R eff R eqn
Ln Wn

CL (VDD / 2) I LH CL (VDD / 2) I HL
t PLH t PHL tP 2
6.2 转变时间分析
t PHL 0.69RNCL
t PLH 0.69RPCL
LN R N R eqn WN
R eqn 12.5 k / 方块
LP R P R eqp WP
inv
Cself Cin
扇出比f
C fanout Cin
一个反相器的延迟

例：计算在0.13µm工艺下，一个反相器 的τinv和γinv 。
τinv 3ReqnCg Ln 3 (12.5k) (2fF/ m) (0.1m) 7.5ps
inv
Cself Ceff (Wn Wp ) Ceff 1fF/m 0.5 Cin Cg (Wn Wp ) Cg 2fF/m
Cself Ceff 9W 5 1 fF / m 9 3 Pnor LEnor nor LE LE Cin Cg 5W 3 2 fF/m 5 2
一些简单门的寄生参数项
门的类型 反相器 与非门 或非门 1输入 1/2 1 3/2 3/2 9/4 2 3 2输入 3输入 4输入
与非门的串联链
总延迟 nand (
j
C j1 Cj
nand )
逻辑路径中串联的混合门
总延迟 nand (
C j1 Cj
nand ) inv (
C j2 C j1
inv ) nor ( ) nor (
C j3 C j2 )
门扇出电容

对于一个反相器：
CG CgW 2 fF/m Wn 2 fF/m Wp 2 fF/m (Wn Wp )

对于N个不同的反相器：
CG 2 fF/m ( Wn1 W p1 Wn 2 W p 2 )
设计一个8输入的与门

例：设计一个8输入的与门，要驱动200fF的负 载而输入电容限制在20fF。以下两种结构中哪 种速度快？
R eqp 30 k / 方块
未考虑速度饱和效应时的CMOS门尺寸
速度饱和的堆叠器件
考虑速度饱和时的与非门和或非 门的晶体管尺寸
6.3 负载电容的详细计算
Cload=Cfanout+Cself+Cwire
门扇出电容
Cfanout=ΣCG
CGp
CG=CGp+2COL+CGn+2COL
CGn
inv LEinv 1 inv
LEnand
nand 4 inv 3
LEnor
nor 5 inv 3
6.6 用逻辑强度优化路径

另一种计算LE的方法：
Cload R eff CinCload R eff CloadCin
LE (Reff CloadCin )gate (Reff CloadCin )inv
如果 tr 2tPLH,step ，那么：
t PHL,ramp 2t PHL,step 4 t PHL,step t PHL,step 2 t PHL,step
斜波输入的反相器链延迟
tPHL/PLH,ra mp Δt PHL/PLH,ra mp tPHL/PLH,st ep t PHL/PLH,in t PHL/PLH,ra mp t PHL/PLH,st ep 2 T otal_ delay Ri Ci
D (LEnand FO1 Pnand ) (LEinvFO2 Pinv ) (LEnor FO3 Pnor )
D (LE FO P)
其中，LE gate / inv，FOj C j1 / C j，P LE gate
6.6 用逻辑强度优化路径
简化的反相器输出电流与Vout和Vin 的函数关系
阶跃输入和斜波输入的延迟计算
t PHL,step
VDD / 2 CL imax
阶跃输入和斜波输入的延迟计算
t PHL,ramp
tr VDD / 2 CL 4 imax
阶跃输入和斜波输入的延迟计算
t PHL,ramp tr t PHL,step 4
D j τinv( Wj W j-1 γinv ) τinv( W j 1 Wj γinv )

为获得这两级的最佳延迟，取Dj对Wj的偏导 数： D j W j 1 1
W j τinv W j-1 τinv W
2 j
0
W j W j 1W j 1
非门的串联链
6.6 用逻辑强度优化路径

重写逻辑路径中串联的混合门的总延迟：
inv C j2 nor C j3 总延迟 nand C j1 ( nand ) ( inv ) ( nor ) inv inv C j inv C j1 inv C j2
逻辑强度LE是以输出驱动和输入负载特性的形式来评估门的
寄生参数项P
Cself Ceff 3W Ceff 1 fF / m 1 Pinv LEinv inv LE LE LE 1 Cin Cg 3W Cg 2 fF/m 2
Cself Ceff 6W 4 1 fF / m 6 Pnand LEnand nand LE LE 1 Cin Cg 4W 3 2 fF/m 4
nor )
延迟最优化：
nand (
C j1 Cj
) inv (
C j2 C j1
C j3 C j2
计算关键路径上最优化的门尺寸

例：找出下面电路中指定路径上的器件尺寸，以使延 迟最优化。器件比例由下图中晶体管的比例决定。
6.6 用逻辑强度优化路径



逻辑强度（LE）： 逻辑门本征时间常量与反相器本征 时间常量的比值 反相器的逻辑强度： inv / inv 1 与非门的逻辑强度： nand / inv 或非门的逻辑强度： nor / inv
反相器链尺寸的最优化
总延迟 inv (
j1 N
C j1 Cj
inv ) inv ) inv (
j1 N
总延迟 inv (
j1
N
Cg Wj1 Cg Wj
Wj1 Wj
inv )
反相器链尺寸的最优化

依赖于反相器j尺寸的相邻的两个延迟项:
不同γ 值的延迟与扇出因子f的关系图
延迟最优化时的反相器尺寸
确定反相器链的最佳尺寸

例：计算一个三级反相器链的最佳反相 器扇出比率f，设Cload=200fF，Cin=1fF。 采用最佳阶数值重新计算f的值。然后， 计算这两种情况下通过该反相器的延迟， 假设τ inv=7.5ps，γ =0.5。

CG=CoxLWp+2ColWp+CoxLWn+2ColWn =(CoxL+2Col)(Wn+Wp)
门扇出电容
对于0.13µm工艺， CoxL=1.6×10-6F/cm2×0.1µm=1.6fF/µm Col=0.25fF/µm 定义Cg为： Cg=CoxL+2Col=1.6fF/µm+2×0.25fF/µm =2fF/µm 即薄氧化层和交叠电容引起的全部电容总和大 约为2fF/µm
第一个反相器 第二个反相器

对于与非门、或非门，及其它复杂门：
CG 2 fF/m ( Wn1 W p1 Wn 2 W p 2 )
第一个门 第二个门
自身电容计算
使用米勒效应处理交叠电容
自身电容
Cself=CDBn+CDBp+2COL+2COL =CjnWn+CjpWp+2Col(Wn+Wp) =Ceff(Wn+Wp) 对于0.13µm工艺，平均结电容大约为 0.5fF/µm，交叠电容大约为0.25fF/µm，因 此单位宽度有效电容Ceff为： Ceff=Cj+2Col≈0.5fF/µm+2×0.25fF/µm ≌1fF/µm
用逻辑强度进行路径优化

例：用逻辑强度技术计算下面电路中指定路径 上的最佳延迟，确定器件尺寸。 τ inv=7.5ps。
逻辑强度的实际解释
偏斜反相器的LE

例：求下图中反相器的LE。
用逻辑强度优化路径

例：对于给定的逻辑电路，确定最佳的级强 度。使用原理图中的归一化输入和输出电容， 计算归一化的延迟和门的尺寸。
斜波输入的反相器的延迟

例：调整反相器尺寸可以使上升/下降延迟相等或者使传播延 迟达到最小。考虑下图所示的4个反相器构成的链。假设所有 的NMOS管尺寸为4λ，采用0.18µm工艺参数，假设是斜波输 入并忽略连线电容。按照如下的要求确定PMOS器件的尺寸： （a）使上升/下降延迟相等。 （b）使通过反相器链的延迟最小。 在这两种情况下通过这样4个反相器的延迟是多少？
f Cin Cload
N
门延迟 τinv(
Cj C j 1 Cj
ln (Cload /Cin ) N ln f
γinv )
f
Cj C j 1
ln (Cload /Cin ) 总延迟 N τinv( γinv ) τinv(f γinv ) C j 1 ln f
i
斜波输入的反相器的延迟

例：(a)一个CMOS反相器的上拉器件尺寸为8λ: 2λ，下拉器件的尺寸是4λ: 2λ。它驱动4个同 样的反相器。使用0.18µm工艺参数计算这个 反相器的延迟。假设是斜波输入并忽略连线电 容。 (b)假设为斜波输入，计算4个反相器构成 的反相器链的延迟。考虑不同的上升和下降延 迟的影响。
第六章 高速CMOS逻辑设计


6.1 6.2 6.3 6.4 6.5 6.6
绪论 转变时间分析 负载电容的详细计算 斜波输入情况下改善延迟计算 针对最佳路径延迟确定门的尺寸 用逻辑强度优化路径
6.1 绪论
传播延迟的各种定义
上升和下降时间的定义
6.2 转变时间分析
t PLH t PHL
反相器的电容计算

例：一个CMOS反相器上拉器件的尺寸为 8λ: 2λ，下拉器件的尺寸为4λ: 2λ。它驱 动4个同样的反相器。使用0.18µm工艺 参数计算负载电容，假设连线电容可以 忽略。
6.4 斜波输入情况下改善延迟计算
iout dVout CL iNMOS iPMOS dt
作为Vout和Vin函数的反相器输出电流