微机原理与接口技术PPT第5章 存储器知识课件
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
2020/10/1
每个存储器芯片的地址空间
• A19 A18 A17=000时
– #1: 04000H~047FFH – #2: 04800H~04FFFH – #3: 05000H~05700H – #4: 05800H~05FFFH
• A19 A18 A17=001时
– #1: 24000H~247FFH – #2: 24800H~24FFFH – #3: 25000H~25700H – #4: 25800H~25FFFH
PC机中分级存储器结构
2020/10/1
可编程可擦除ROM(EPROM)
• EPROM特点 • EPROM芯片 Intel2764 • EPROM工作方式
2020/10/1
EPROM特点
• ROM和PROM的内容一旦写入，就无法 改变，而EPROM却允许用户根据需要对 它编程，且可以多次用紫外光照射进行 擦除和重写
组成字的高位字节
2020/10/1
RAM存储器低8位和高8位的选择
• 对于第一个RAM芯片6264，由于它有两 个片选端CE1和CE2，因此CE1连到 74LS138的Y1，CE2连到A0，作为偶地 址存储体；
• 对于第二个RAM芯片6264，CE1直接连 到74LS138的Y1，CE2连到BHE，作为 奇地址存储体；
DRAM芯片 Intel2164
NC 1 DIN 2 WE 3 RAS 4 A0 5
16 15
Vss (+5V) CAS
•
A（0复～用A7）：地址线
14 DOUT 13 A6
• DIN：数据输入 DOUT ：输入输出
12 A3
• WE ：读写控制
A1 6 11 A4
信号
A2 7 GND 8
10 A5 9 A7
2020/10/1
CACHE的工作原理
• 平时，系统程序、应用程序以及用户数 据是存放在硬盘中的；
• 在系统运行时，正在执行的程序或需要 常驻的程序由操作系统从硬盘中装入主 存储器中；
• 而在主存储器中经常被CPU使用的一部 分内容，要“拷贝”到CACHE存储器中 ，与CPU一起高速运行。
2020/10/1
2020/10/1
ROM存储器低8位和高8位的选择
• 74LS138与A13的译码输出有两个信号， 分别选择两个ROM字存储体；
• 将A0和BHE再与这两个信号进行二次译 码，译出四个信号，分别选择两个字存 储体中的低位字节和高位字节。
2020/10/1
二次译码电路图
CS1和CS3选择的是偶地址存储体 2020/10/1 CS2和CS4选择的是奇地址存储体
地址线
控制总线 存储器
CPU
接口
电路
数据总线
2020/10/1
CS
An-A0
OE
SRAM
WE
数据线
I/O8-I/O1
动态随机存取存储器(DRAM)
• 存储信息的原理
– 利用电容存储电荷来保存信息的，由于电容 会缓慢放电而丢失信息，所以必须定时对电 容充电，称为刷新。
– 刷新：把存储单元的数据进行读出，经过读 放大器放大之后再写入该存储单元以保存电 容中的电荷。
• RAM芯片Intel6264容量为8K×8位，用2 片SRAM芯片6264，组成16K×8位的存 储器系统。地址选择的方式是将地址总 线低13位（A12～A0）并行的与存储器芯 片的地址线相连，而CS端与高地址线相 连。
• 要求：写出解题步骤和画出系统的电路 图。
2020/10/1
解题步骤
• 进行片内寻址和片间寻址地址线如何分配？ • 用于片间寻址时，地址线如何译码形成片选信
• A0用来作为奇偶存储体的选择信号，不 参与片内寻址！
2020/10/1
片间寻址地址线的分配
• 74LS138的输入端C、B、A分别连接地址线 A16~A14，控制端G1、G2A、G2B分别连接M/IO 和A17、A18
• 74LS138译码器输出Y0、Y1完成ROM和RAM 芯片的选择
• 由于ROM和RAM芯片容量不同，ROM为 4K×8，需要12根地址线，RAM为8K×8，需 要13根地址线；因此A13和Y0输出进行二次译 码，来选择两组ROM芯片，这样可以保证存储 器地址的连续
存储器系统的设计
• 所要考虑的问题
– CPU总线的负载能力 – CPU的时序和存储器存取速度之间的配合 – 存储芯片的选取及数目 – 片内寻址和片间寻址地址线的分配 – 译码电路的选取（有线性译码、全译码和部分译码
方式） – 数据线、控制线的连接
• 举例说明
2020/10/1
举例（1）---线性选择方式
• 存储信息的原理
– 单元电路是由6个MOS管组成的双稳态触发器电路 来存储0或者1，0或1的状态能一直保持，直到重新 写入新数据；数据的读出是非破坏性的，数据读出 后，原始的信息保持不变。
• 结构
– 存储矩阵，决定存储器中存储单元的排列形式，有 字结构和位结构两种
– 地址译码器，用来选择存储单元，有线性译码和复 合译码两种，通常采用复合译码
• 选择8086地址总线A0～A19中的低A_0_~_A_10_ 地址线进行片内寻址
• 选择8086地址总线A0～A19中的高A_1_1_~_A1_9 地址线进行片间寻址
2020/10/1
片间寻址地址线的译码
采用部分译码方式：
1# RAM芯片的片选端 2# RAM芯片的片选端 3# RAM芯片的片选端 4# RAM芯片的片选端
– 控制逻辑与三态数据缓冲器，控制CS、WR、RD 信号
2020/10/1
Leabharlann Baidu
SRAM芯片 HM6116
A1 A7 2 A6 3 A5 4 A4 5 A3 6 A2 7 A1 8 I/O0 9 I/O1 10 I/O2 11 GND3 12
13
VCC （+5V）
14
A
15
A8
• A0～A10 :地址线
• 芯片地址有重叠
2020/10/1
举例（4）
• 要求用4K×8的EPROM芯片2732， 8K×8的RAM芯片6264，译码器 74LS138构成8K字ROM和8K字RAM的 存储器系统。
• 要求：写出解题步骤和画出系统的电路 图。
2020/10/1
解题步骤
• 存储器芯片数目的确定 • 进行片内寻址和片间寻址地址线如何分配？ • 用于片间寻址时，地址线如何译码？ • 偶地址和奇地址存储体的选择 • 需要的控制信号的类型及如何与存储器系统中的
图5-17 1＃ 2732芯 片
图5-17 2＃ 2732芯 片
第229页
控制信号的连接
• ROM芯片的OE信号连到RD信号，完成数据的 读出
• RAM芯片的OE信号连到RD信号，完成数据的 读出；WE信号连到WR信号，完成数据的写入
• M/IO为高电平选择存储器，已连到74LS138的 G1端
• A0和BHE的连接已呈现于上面的二次译码图
2020/10/1
DRAM结构特点
• DRAM的地址线是复用的，即地址线分 为行地址和列地址两部分。在对存储单 元进行访问时，由行地址选通信号RAS 把行地址送入行地址锁存器；再由列地 址选通信号CAS把列地址送入列地址锁 存器
• CPU与DRAM之间的信息交换由DRAM 控制器完成。
2020/10/1
芯片相连？ • 画出逻辑电路图 • 写出各存储器芯片的地址范围
2020/10/1
芯片数目及片内寻址
• 对ROM芯片2732（4K×8），8K字用4__ 片组成；片内用_1_2_根地址线__A_1~_A_1_2___
• 对RAM芯片6264（8K×8），8K字用2__ 片组成；片内用_1_3_根地址线__A_1~_A_1_3___
2020/10/1
解题步骤
• 74LS138芯片介绍 • 存储器芯片数目的确定 • 进行片内寻址和片间寻址地址线如何分配？ • 用于片间寻址时，地址线如何译码形成片选信
号？部分译码方式 • 需要的控制信号的类型及如何与存储器系统中
的芯片相连？ • 画出逻辑电路图 • 写出各存储器芯片的地址范围
2020/10/1
2020/10/1
偶地址和奇地址存储体的选择
• A0和BHE分别选择偶地址和奇地址存储 体；
• 若A0=0选中偶地址存储体，即连接到数 据总线的低8位；若BHE=0选中奇地址存 储体，即连接到数据总线的高8位；若A0 和BHE均为0，两个存储体全选中，读/ 写一个字
2020/10/1
字、字节读写逻辑
号？线形译码方式 • 需要的控制信号的类型及如何与存储器系统中
的芯片相连？ • 画出逻辑电路图 • 写出各存储器芯片的地址范围
2020/10/1
A12~A0
A13 A12~A0
M/IO
2020/10/1
A12 ～ D7 A0 612#64～
D0
CS
D7~D0
A12
～
D7 6264
A0 2# ～
D7~D0
74LS138芯片介绍
2020/10/1
存储器芯片数目的确定
• 存储器系统的总容量为8K×8，即8K字 节
• 每片RAM芯片的容量为2K×8，即2K字 节
• 所以：需要芯片总数为_____
2020/10/1
进行片内寻址和片间寻址地址 线的分配
• 由于6116芯片有2K个存储单元，所以需 要__11__根地址线，才能选择其中某一个 存储单元
2020/10/1
内存插槽
内存条
SRAM和DRAM的比较
集成度 容量 刷新 速度
应用场合
2020/10/1
SRAM 低 小 无 快
CACHE
DRAM 高 大
附加刷新电路 较慢
内存条
高速缓冲存储器（CACHE）
• CACHE的作用 • CACHE的工作原理
2020/10/1
CACHE的作用
• 为了克服CPU与主存储器的速度的差异 ，充分发挥CPU的速度优势，而在主存 和CPU之间设置一个容量小而速度快的 存储器，通常由SRAM构成。
式 • 需要的控制信号的类型及如何与存储器系统中
的芯片相连？ • 画出逻辑电路图 • 写出各存储器芯片的地址范围
2020/10/1
举例（3）------部分译码选择方式
• 用2K×8的RAM芯片6116和74LS138芯 片设计一个8K×8的存储器系统，使其存 储器空间在24000H~25FFFH
16
WE9
17 OE
18 A
• I/O0～7:数据线 • WE:写允许信号
19 CE10 20 I/O
，低电平有效
21 I/O8 22 I/O7 23 I/O6 24 I/O5
4
• OE:读允许信号， 低电平有效
• CE:片选
HM6116（2K×8）
2020/10/1
SRAM与CPU的连接
地址总线
BHE A0
0
0
0
1
1
0
1
1
读/写情况 在偶地址读/写一个字 在奇地址读/写一个字节 在偶地址读/写一个字节
无效
2020/10/1
奇地址字的读取
BHE A0
数据总线使用情况
先从奇地址读取一个字节，即读取 0 1 数据总线的高8位(D15~D8)，组成字
的低位字节
再从相邻的偶地址读取一个字节， 1 0 即读取数据总线的低8位(D15~D8)，
第五章 存储器
• 存储器分类 • 随机存储器RAM • 只读存储器ROM • 存储器系统的设计 • 存储空间的分配和使用
2020/10/1
存储器的分类
存储器
2020/10/1
外部存储器 内部存储器
硬盘 软盘 磁带 光盘
RAM
ROM
SRAM
DRAM PROM EPROM EEPROM
静态随机存取存储器(SRAM)
CS
D0
举例（2）------全译码选作方式
• 假设一个微机系统的RAM容量为4KB， 采用1K×8的RAM芯片，安排在64K空间 的最低4K位置， A9～A0作为片内寻址， A15～A10译码后作为芯片寻址
• 要求：写出解题步骤和画出系统的电路 图。
2020/10/1
解题步骤
• 存储器芯片数目的确定 • 进行片内寻址和片间寻址地址线如何分配？ • 用于片间寻址时，地址线如何译码？全译码方
• RAS:行选通信号 CAS：列选通信
号
Intel 2164 (64K×1)
2020/10/1
高集成度的DRAM及内存条
• 把若干DRAM芯片安装在一块印刷电路板上， 构成具有一定容量的存储器（其输入与输出线 都已标准化），只要将其插入到主板上提供的 存储条插座上，就可形成微型计算机内存。这 种标准化的存储器配件称“内存条”。 内存芯片
2020/10/1
EPROM芯片 Intel2764
Intel 2764 8K×8
2020/10/1
• A0～A12 :地址线 • O0～7:数据线 • PGM:编程脉冲控制端
，输入，连接编程信号
• OE:输出允许信号，低 电平有效
• CE:片选信号
• VPP:编程时电压输入 • VCC:电源电压，＋5伏
每个存储器芯片的地址空间
• A19 A18 A17=000时
– #1: 04000H~047FFH – #2: 04800H~04FFFH – #3: 05000H~05700H – #4: 05800H~05FFFH
• A19 A18 A17=001时
– #1: 24000H~247FFH – #2: 24800H~24FFFH – #3: 25000H~25700H – #4: 25800H~25FFFH
PC机中分级存储器结构
2020/10/1
可编程可擦除ROM(EPROM)
• EPROM特点 • EPROM芯片 Intel2764 • EPROM工作方式
2020/10/1
EPROM特点
• ROM和PROM的内容一旦写入，就无法 改变，而EPROM却允许用户根据需要对 它编程，且可以多次用紫外光照射进行 擦除和重写
组成字的高位字节
2020/10/1
RAM存储器低8位和高8位的选择
• 对于第一个RAM芯片6264，由于它有两 个片选端CE1和CE2，因此CE1连到 74LS138的Y1，CE2连到A0，作为偶地 址存储体；
• 对于第二个RAM芯片6264，CE1直接连 到74LS138的Y1，CE2连到BHE，作为 奇地址存储体；
DRAM芯片 Intel2164
NC 1 DIN 2 WE 3 RAS 4 A0 5
16 15
Vss (+5V) CAS
•
A（0复～用A7）：地址线
14 DOUT 13 A6
• DIN：数据输入 DOUT ：输入输出
12 A3
• WE ：读写控制
A1 6 11 A4
信号
A2 7 GND 8
10 A5 9 A7
2020/10/1
CACHE的工作原理
• 平时，系统程序、应用程序以及用户数 据是存放在硬盘中的；
• 在系统运行时，正在执行的程序或需要 常驻的程序由操作系统从硬盘中装入主 存储器中；
• 而在主存储器中经常被CPU使用的一部 分内容，要“拷贝”到CACHE存储器中 ，与CPU一起高速运行。
2020/10/1
2020/10/1
ROM存储器低8位和高8位的选择
• 74LS138与A13的译码输出有两个信号， 分别选择两个ROM字存储体；
• 将A0和BHE再与这两个信号进行二次译 码，译出四个信号，分别选择两个字存 储体中的低位字节和高位字节。
2020/10/1
二次译码电路图
CS1和CS3选择的是偶地址存储体 2020/10/1 CS2和CS4选择的是奇地址存储体
地址线
控制总线 存储器
CPU
接口
电路
数据总线
2020/10/1
CS
An-A0
OE
SRAM
WE
数据线
I/O8-I/O1
动态随机存取存储器(DRAM)
• 存储信息的原理
– 利用电容存储电荷来保存信息的，由于电容 会缓慢放电而丢失信息，所以必须定时对电 容充电，称为刷新。
– 刷新：把存储单元的数据进行读出，经过读 放大器放大之后再写入该存储单元以保存电 容中的电荷。
• RAM芯片Intel6264容量为8K×8位，用2 片SRAM芯片6264，组成16K×8位的存 储器系统。地址选择的方式是将地址总 线低13位（A12～A0）并行的与存储器芯 片的地址线相连，而CS端与高地址线相 连。
• 要求：写出解题步骤和画出系统的电路 图。
2020/10/1
解题步骤
• 进行片内寻址和片间寻址地址线如何分配？ • 用于片间寻址时，地址线如何译码形成片选信
• A0用来作为奇偶存储体的选择信号，不 参与片内寻址！
2020/10/1
片间寻址地址线的分配
• 74LS138的输入端C、B、A分别连接地址线 A16~A14，控制端G1、G2A、G2B分别连接M/IO 和A17、A18
• 74LS138译码器输出Y0、Y1完成ROM和RAM 芯片的选择
• 由于ROM和RAM芯片容量不同，ROM为 4K×8，需要12根地址线，RAM为8K×8，需 要13根地址线；因此A13和Y0输出进行二次译 码，来选择两组ROM芯片，这样可以保证存储 器地址的连续
存储器系统的设计
• 所要考虑的问题
– CPU总线的负载能力 – CPU的时序和存储器存取速度之间的配合 – 存储芯片的选取及数目 – 片内寻址和片间寻址地址线的分配 – 译码电路的选取（有线性译码、全译码和部分译码
方式） – 数据线、控制线的连接
• 举例说明
2020/10/1
举例（1）---线性选择方式
• 存储信息的原理
– 单元电路是由6个MOS管组成的双稳态触发器电路 来存储0或者1，0或1的状态能一直保持，直到重新 写入新数据；数据的读出是非破坏性的，数据读出 后，原始的信息保持不变。
• 结构
– 存储矩阵，决定存储器中存储单元的排列形式，有 字结构和位结构两种
– 地址译码器，用来选择存储单元，有线性译码和复 合译码两种，通常采用复合译码
• 选择8086地址总线A0～A19中的低A_0_~_A_10_ 地址线进行片内寻址
• 选择8086地址总线A0～A19中的高A_1_1_~_A1_9 地址线进行片间寻址
2020/10/1
片间寻址地址线的译码
采用部分译码方式：
1# RAM芯片的片选端 2# RAM芯片的片选端 3# RAM芯片的片选端 4# RAM芯片的片选端
– 控制逻辑与三态数据缓冲器，控制CS、WR、RD 信号
2020/10/1
Leabharlann Baidu
SRAM芯片 HM6116
A1 A7 2 A6 3 A5 4 A4 5 A3 6 A2 7 A1 8 I/O0 9 I/O1 10 I/O2 11 GND3 12
13
VCC （+5V）
14
A
15
A8
• A0～A10 :地址线
• 芯片地址有重叠
2020/10/1
举例（4）
• 要求用4K×8的EPROM芯片2732， 8K×8的RAM芯片6264，译码器 74LS138构成8K字ROM和8K字RAM的 存储器系统。
• 要求：写出解题步骤和画出系统的电路 图。
2020/10/1
解题步骤
• 存储器芯片数目的确定 • 进行片内寻址和片间寻址地址线如何分配？ • 用于片间寻址时，地址线如何译码？ • 偶地址和奇地址存储体的选择 • 需要的控制信号的类型及如何与存储器系统中的
图5-17 1＃ 2732芯 片
图5-17 2＃ 2732芯 片
第229页
控制信号的连接
• ROM芯片的OE信号连到RD信号，完成数据的 读出
• RAM芯片的OE信号连到RD信号，完成数据的 读出；WE信号连到WR信号，完成数据的写入
• M/IO为高电平选择存储器，已连到74LS138的 G1端
• A0和BHE的连接已呈现于上面的二次译码图
2020/10/1
DRAM结构特点
• DRAM的地址线是复用的，即地址线分 为行地址和列地址两部分。在对存储单 元进行访问时，由行地址选通信号RAS 把行地址送入行地址锁存器；再由列地 址选通信号CAS把列地址送入列地址锁 存器
• CPU与DRAM之间的信息交换由DRAM 控制器完成。
2020/10/1
芯片相连？ • 画出逻辑电路图 • 写出各存储器芯片的地址范围
2020/10/1
芯片数目及片内寻址
• 对ROM芯片2732（4K×8），8K字用4__ 片组成；片内用_1_2_根地址线__A_1~_A_1_2___
• 对RAM芯片6264（8K×8），8K字用2__ 片组成；片内用_1_3_根地址线__A_1~_A_1_3___
2020/10/1
解题步骤
• 74LS138芯片介绍 • 存储器芯片数目的确定 • 进行片内寻址和片间寻址地址线如何分配？ • 用于片间寻址时，地址线如何译码形成片选信
号？部分译码方式 • 需要的控制信号的类型及如何与存储器系统中
的芯片相连？ • 画出逻辑电路图 • 写出各存储器芯片的地址范围
2020/10/1
2020/10/1
偶地址和奇地址存储体的选择
• A0和BHE分别选择偶地址和奇地址存储 体；
• 若A0=0选中偶地址存储体，即连接到数 据总线的低8位；若BHE=0选中奇地址存 储体，即连接到数据总线的高8位；若A0 和BHE均为0，两个存储体全选中，读/ 写一个字
2020/10/1
字、字节读写逻辑
号？线形译码方式 • 需要的控制信号的类型及如何与存储器系统中
的芯片相连？ • 画出逻辑电路图 • 写出各存储器芯片的地址范围
2020/10/1
A12~A0
A13 A12~A0
M/IO
2020/10/1
A12 ～ D7 A0 612#64～
D0
CS
D7~D0
A12
～
D7 6264
A0 2# ～
D7~D0
74LS138芯片介绍
2020/10/1
存储器芯片数目的确定
• 存储器系统的总容量为8K×8，即8K字 节
• 每片RAM芯片的容量为2K×8，即2K字 节
• 所以：需要芯片总数为_____
2020/10/1
进行片内寻址和片间寻址地址 线的分配
• 由于6116芯片有2K个存储单元，所以需 要__11__根地址线，才能选择其中某一个 存储单元
2020/10/1
内存插槽
内存条
SRAM和DRAM的比较
集成度 容量 刷新 速度
应用场合
2020/10/1
SRAM 低 小 无 快
CACHE
DRAM 高 大
附加刷新电路 较慢
内存条
高速缓冲存储器（CACHE）
• CACHE的作用 • CACHE的工作原理
2020/10/1
CACHE的作用
• 为了克服CPU与主存储器的速度的差异 ，充分发挥CPU的速度优势，而在主存 和CPU之间设置一个容量小而速度快的 存储器，通常由SRAM构成。
式 • 需要的控制信号的类型及如何与存储器系统中
的芯片相连？ • 画出逻辑电路图 • 写出各存储器芯片的地址范围
2020/10/1
举例（3）------部分译码选择方式
• 用2K×8的RAM芯片6116和74LS138芯 片设计一个8K×8的存储器系统，使其存 储器空间在24000H~25FFFH
16
WE9
17 OE
18 A
• I/O0～7:数据线 • WE:写允许信号
19 CE10 20 I/O
，低电平有效
21 I/O8 22 I/O7 23 I/O6 24 I/O5
4
• OE:读允许信号， 低电平有效
• CE:片选
HM6116（2K×8）
2020/10/1
SRAM与CPU的连接
地址总线
BHE A0
0
0
0
1
1
0
1
1
读/写情况 在偶地址读/写一个字 在奇地址读/写一个字节 在偶地址读/写一个字节
无效
2020/10/1
奇地址字的读取
BHE A0
数据总线使用情况
先从奇地址读取一个字节，即读取 0 1 数据总线的高8位(D15~D8)，组成字
的低位字节
再从相邻的偶地址读取一个字节， 1 0 即读取数据总线的低8位(D15~D8)，
第五章 存储器
• 存储器分类 • 随机存储器RAM • 只读存储器ROM • 存储器系统的设计 • 存储空间的分配和使用
2020/10/1
存储器的分类
存储器
2020/10/1
外部存储器 内部存储器
硬盘 软盘 磁带 光盘
RAM
ROM
SRAM
DRAM PROM EPROM EEPROM
静态随机存取存储器(SRAM)
CS
D0
举例（2）------全译码选作方式
• 假设一个微机系统的RAM容量为4KB， 采用1K×8的RAM芯片，安排在64K空间 的最低4K位置， A9～A0作为片内寻址， A15～A10译码后作为芯片寻址
• 要求：写出解题步骤和画出系统的电路 图。
2020/10/1
解题步骤
• 存储器芯片数目的确定 • 进行片内寻址和片间寻址地址线如何分配？ • 用于片间寻址时，地址线如何译码？全译码方
• RAS:行选通信号 CAS：列选通信
号
Intel 2164 (64K×1)
2020/10/1
高集成度的DRAM及内存条
• 把若干DRAM芯片安装在一块印刷电路板上， 构成具有一定容量的存储器（其输入与输出线 都已标准化），只要将其插入到主板上提供的 存储条插座上，就可形成微型计算机内存。这 种标准化的存储器配件称“内存条”。 内存芯片
2020/10/1
EPROM芯片 Intel2764
Intel 2764 8K×8
2020/10/1
• A0～A12 :地址线 • O0～7:数据线 • PGM:编程脉冲控制端
，输入，连接编程信号
• OE:输出允许信号，低 电平有效
• CE:片选信号
• VPP:编程时电压输入 • VCC:电源电压，＋5伏