锁相环常见问题解答讲解

ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接

/zh/content/cast_faq_PLL/fca.html#faq_pll_01）

∙参考晶振有哪些要求？我该如何选择参考源？

∙请详细解释一下控制时序，电平及要求？

∙控制多片PLL芯片时，串行控制线是否可以复用？

∙请简要介绍一下环路滤波器参数的设置？

∙环路滤波器采用有源滤波器还是无源滤波器？

∙PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？

∙如何设置电荷泵的极性？

∙锁定指示电路如何设计？

∙PLL对射频输入信号有什么要求？

∙PLL芯片对电源的要求有哪些？

∙内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？

∙锁相环输出的谐波？

∙锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？

∙为何我测出的相位噪声性能低于ADISimPLL仿真预期值？

∙锁相环锁定时间取决于哪些因素？如何加速锁定？

∙为何我的锁相环在做高低温试验的时候，出现频率失锁？

∙非跳频（单频）应用中，最高的鉴相频率有什么限制？

∙频繁地开关锁相环芯片的电源会对锁相环有何影响？

∙您能控制PLL芯片了么？，R分频和N分频配置好了么？

∙您的晶振输出功率有多大？VCO的输出功率有多大？

∙您的PFD鉴相极性是正还是负？

∙您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？

∙您的PLL环路带宽和相位裕度有多大？

∙评价PLL频率合成器噪声性能的依据是什么？

∙小数分频的锁相环杂散的分布规律是什么？

∙到底用小数分频好还是整数分频好？

∙ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？

∙分频–获得高精度时钟参考源？

∙PLL，VCO闭环调制，短程无线发射芯片？

∙PLL，VCO开环调制？

∙时钟净化----时钟抖动（jitter）更小？

∙时钟恢复（Clock Recovery）？

问题：参考晶振有哪些要求？我该如何选择参考源？

答案：波形：可以使正弦波，也可以为方波。

功率：满足参考输入灵敏度的要求。

稳定性：通常用TCXO，稳定性要求< 2 ppm。这里给出几种参考的稳定

性指标和相位噪声指标。

名称频率范围（MHz）频率稳定度（ppm）相位噪声dBc/Hz@10kHz 价格

普通晶体振荡器SPXO 1~100 +/-10~+/-100 低

压控晶体振荡器VCXO 1~60 +/-1~+/-50

温度补偿晶体振荡器

1-60 +/-0.1~+/-5

TCXO

压控振荡器VCO 宽-110

恒温控制晶体振荡器

10~20 0.0005~0.01 -150, -120@10Hz 非常高OCXO

频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率

下，条件是输入信号的转换速率要满足给定的要求。

例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，

功率最小为-5dBm，这相当于转换速率（slew rate）为22.6V/us，峰峰值

为360mV的正弦波。具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转

换速率Slew Rate=dv/dt|max=2*pi*f*Vp。那么我们来考察功率为-5dBm（50

欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为

Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us

所以，只要REFIN功率满足要求，并且输入信号的转换速率高于

22.6V/us ，REFIN可以工作在低于20MHz的条件下。具体实现是，一个

转换时间为146ns的3.3V CMOS输入可以很容易的满足该项要求。总的

来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手

册上给出的最低频率限制。

在PLL频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。在需要微调参考的情况下使用VCXO，需要注意VCXO灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。

问题：请详细解释一下控制时序，电平及要求？

答案：ADI的所有锁相环产品控制接口均为三线串行控制接口。如图1

所示。要注意的是：在ADI的PLL产品中，大多数的时序图如图7中上面的图所示，该图是错误的，正确的时序图如图7中下面的图所示，LE 的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。

图1 PLL频率合成器的串行控制接口（3 Wire Serial Interface）

控制接口由时钟CLOCK，数据DATA，加载使能LE构成。加载使能LE 的下降沿提供起始串行数据的同步。串行数据先移位到PLL频率合成器

的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。注意到时序图中有两种LE的控制方法。

SPI控制接口为3V/3.3V CMOS电平。

另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。特别地，在对ADF4360的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。

控制信号的产生，可以用MCU，DSP，或者FPGA。产生的时钟和数据一定要干净，过冲小。当用FPGA产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线上并联一个

10~47pF的电容，来吸收这些毛刺。

问题：控制多片PLL芯片时，串行控制线是否可以复用？

答案：一般地，控制PLL的信号包括：CE，LE，CLK，DATA。CLK和DATA信号可以共用，即占用2个MCU的IO口，用LE信号来控制对哪个PLL芯片进行操作。多个LE信号也可以共用一个MCU的IO口，这时需要用CE信号对芯片进行上电和下电的控制。