任意整数、半整数分频器

任意整数、半整数分频器

一、分频原理

1．1偶数倍分频

偶数倍分频通过计数器计数是很容易实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。

1．2奇数倍分频

奇数倍分频通过计数器也是比较容易实现的,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。与此同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。

1．3半整数分频

半整数分频需要对输入时钟进行操作。基本的设计思想：对于进行n-0.5分频,首先进行模n的计数,在计数到n/2-1至n-1时,输出时钟赋为‘1’,回到计数0时,又赋为0,因此,因此,只要保持计数值n-1为半个输入时钟周期,即实现了n-0.5分频时钟,因此保持n-1为半个时钟周期即是一个难点。从中可以发现,因为计数器是通过时钟上升沿计数,因此可以在计数为n-1时对计数触发时钟进行翻转,那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿,则计数值n-1只保持了半个时钟周期,由于时钟翻转下降沿变成上升沿,因此计数值变为0。因此,每产生一个n-0.5分频时钟的周期,触发时钟都是要翻转一次。得用这种方法得到的半整数分频时钟占空比是固定的，为N/2(N-0.5)*100%。当N 越大时，占空比越接近50%。前提条件是输入时钟占空比是50%。

二、设计方案及功能现实

2．1设计方案

2.1.1整数分频的实现

在时钟上升沿用计数器count_p计数，时钟的下降沿用计数器count_n计数。不论是偶数分频还是奇数分频，其比较条件都是一样的，在0 ≤ count_p < (F_DIV/2-1)时，时钟clk_p 输出0，在(F_DIV/2-1) ≤ count_p < F_DIV -1 时钟clk_p输出1（上述说到的奇数分频的计数选定值在这里选0，为结合偶数分频，这里的奇数分频比较点取N/2-1，与上述原理取(N-1)/2有所区别，所以奇数分频最后的结果是上升沿计数输出的时钟(clk_p)和下降沿计数输出的时钟(clk_n)做“与”运算，即clk_out = clk_p & clk_n，但原理是一样的）。图1-1所示，是一个3分频器的仿真时序图。

图1-1 3分频器时序图

2.1.2半整数分频的实现

根据参数HALF的状态，若为0则表示为整数分频，若为1表示为半整数分频。当HALF=1时，根据上述半整数分频原理控制逻辑，在输出时钟clk_out的下降沿改变标志位flag的状态，并根据flag的状态来控制输入时钟clock进行翻转。本来是N分频的，时钟每翻转一次就少了半个时钟周期，也就成了N-0.5分频。如图1-2所示为分频系数为2.5的分频时序图。

图1-2 2.5倍分频器时序图

2．2功能现实

分频系数可能通过参数F_DIV,HALF修改，方便应用于不同的程序。程序代码如下所示。若参数F_DIV为0时，输出无时钟；若分频系数为整数时，输出时钟占空比为50%。

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// 任意整数、半整数分频模块//

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//功能：对输入时钟clock进行F_DIV或(F_DIV-0.5)倍分频后输出

//clk_out,其中F_DIV,HALF表示分频系数，分频系数范围为1~2^n

//(n=F_DIV_WIDTH)

//若要改变分频系数，改变参数F_DIV、HALF或F_DIV_WIDTH到相应

//范围即可若分频系数为整数，则输出时钟占空比为50%；

//若分频系数为半整数，则输出时钟占空比为F_DIV/2(F_DIV-0.5)

//当分频系数越大时，占空比越接近50%。

//前提条件是输入时钟占空比是50%。

//2.5倍分频:2.5倍分频的时序图如下所示。

// 1 2 3 4 5

//clock |---|__|---|__|---|__|---|__|---|__|

//clk_out |_______|-------|_______|-------|

module half_int_div(clock,clk_out);

//I/O口声明

input clock; //输入时钟

output clk_out; //输出时钟

//内部寄存器

reg clk_p_r; //上升沿输出时钟

reg clk_n_r; //下降沿输出时钟

reg[F_DIV_WIDTH - 1:0] count_p; //上升沿脉冲计数器

reg[F_DIV_WIDTH - 1:0] count_n; //下降沿脉冲计数器

reg flag; //时钟翻转标志位

//参数--分频系数

//当HALF=1时,则分频系数为(F_DIV-0.5),且F_DIV应大于1;

//当HALF=0时,分频系数为F_DIV.

parameter F_DIV = 3; //分频系数<<<<-----修改这里

parameter HALF = 1'b0; //分频系数(半整数)

parameter F_DIV_WIDTH = 16; //分频计数器宽度