数字电子技术 一、基本RS (reset-set)锁存器
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4
二、主从触发器
每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四 位二进制数，故称该电路为四位二进制计数器。
CP信号频率每经过一个触发器频率减半， Q4输出信号的
频率是输入脉冲的十六分之一，这种频率之间的关系称为“分 频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。
5
二、主从触发器
（三）主从JK触发器 1. 逻辑符号 输入信号：J、K
Q
Q
时钟输入：CP
R 1K C1 1J S RD K CP J SD
异步置0、置1：RD、SD （不受CP限制，低有效） 输出信号：Q、Q
6
二、主从触发器
（三）主从JK触发器 ——由两个同步RS触发器构成 从触发器 2. 逻辑功能 忽略异步输入信号
三、边沿触发器
主从触发器：CP=1, 若J、K变化，触发器的状态与特征表不一致。 边沿触发器：上升沿触发或下降沿触发，激励端的信号在触发信 号的前后几个延迟时间内保持不变，便可以稳定地 根据特征表工作。 （一）维持阻塞D触发器 1. 逻辑符号 输入信号：D 时钟输入：CP(上升沿触发) 异步置０、置１：RD、SD
置1端接在一起， 接高电平。
18
四、触发器的应用
1. 移位寄存器 数码 数码3 1 2 4 数码 2 数码3 1 数码1 2 数码 数码1
R= Qn
R 1R C1 1S S RD R CP S SD
3. 逻辑符号
S= Qn
Q
Q
特征方程表明：每一个CP的下 降沿都会使触发器的输出状态发生一 次变化。触发器以一位二进制数方式 记录CP时钟信号的个数，称其为计 数触发器，也称为T ’触发器。
R RD
C CP
S SD
3
二、主从触发器
（二）主从计数触发器 4. 应用
1 1 1
0
0
0 D
1
15
三、边沿触发器
3. 状态转换图
特征表 D Qn+1 0 0 1 1
Qn 0 0 1 1
激励表 Qn+1 0 1 0 1
D=1
D 0 1 0 1
4. 特征方程
Qn+1=D
D=0
0
1
D=0
D=1
16
三、边沿触发器
（二）边沿JK触发器
Q Q
1. 逻辑符号
输入信号：J、K
时钟输入：CP（下降沿触发）
Q4 Q4 Q3 Q3 Q2 Q2 Q1 Q1
R 1R C1 1S S
R 1R C1 1S S
R 1R C1 1S S
R 1R C1 1S S
CP
电路连接的特点：第一个触发器的CP1端作为计数脉冲CP 输入端，Q1与第二个触发器的CP2端相连，依次有Qi与CPi+1相 连，触发器的输出Q4Q3Q2Q1代表四位二进制数。
K 0 1 0 1 特征表 J Qn+1 0 Qn 0 0 1 1 Qn 1
1
R K Qn
S J Qn
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二、主从触发器
（三）主从JK触发器 3. 状态转换图和激励表
激励表
Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 1 0 J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 状态 1 1
T 特征表 T Qn+1
R RD
C1 1T S CP T SD
0
1
Qn
Qn
12
二、主从触发器
（四）主从Ｔ触发器 4. 状态转换图
T=1
Qn 0 0 1 1
激励表 Qn+1 0 1 0 1
T 0 1 1 0
T=0
0
1
T=1
T=0
5. 特征方程
Qn1 T Q n TQn T Qn
13
10
二、主从触发器
（三）主从JK触发器 4. 主从JK触发器对激励信号的要求
0 1 1 1 0 0
1
1 0 1 1
1
0
QA
1 1
1
0
1
0
1
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二、主从触发器
（四）主从Ｔ触发器 1. 组成结构 JK触发器的J、K端连接在一起构成T触发器。
2. 逻辑符号
Q Q
3. 特征表
JK 特征表 K J Qn+1 0 0 Qn 1 0 0 0 1 1 Qn 1 1
RD
SD
主触发器
时钟CP直接作用于 主触发器，反相后 作用于从触发器。
1
CP=1: 主触发器接受激励信号 并动作 CP=0：从触发器接受主触发器 状态并动作
7
二、主从触发器
（三）主从JK触发器 2. 逻辑功能
Qn1 S RQn
Qn1 J Qn KQn Qn
Qn1 J Q n KQn
J= X K=1
K 0 1 0 1
特征表 J Qn+1 0 Qn 0 0 1 1 Qn 1
J=0 K=X 状态 0
J=1 K= X
状态转换图
0
J=X K=0
9
二、主从触发器
（三）主从JK触发器 4. 主从JK触发器对激励信号的要求
1
1 0
0 0
0 0
0
QA 1
0
1
1
CP=1期间, 若J、K变化，触发器的状态与特征表不一致。 为了使主从触发器的逻辑功能符合特征表， 要求J、K信号 在时钟CP上升沿之前输入，且一直保持到下降沿到来之后。
R C1 1D & S
对激励信号要求严格， 抗干扰能力差。
Q Q
具有较强的抗干扰 能力，可靠性高。
输出信号：Q、Q
RD CP D1 D2 SD
14
三、边沿触发器
（一）维持阻塞D触发器 2. 逻辑功能 D＝1，CP上升沿： Qn+1＝1
1 1 0 0 1
置1维持线
D 1
1
பைடு நூலகம்置0阻塞线
1
输出维持不变
0 1
一、基本RS (reset-set)锁存器
（三）同步RS触发器 增加一个控制端，控制触发器的状态随输入变化。
Q G1 Q G2
&
&
特征方程
R G4
S G3
&
&
Qn 1 S RQn SR 0
R
CP
S
1
二、主从触发器
（一）主从RS触发器 由两个同步RS触发器级联而成。 从触发器
输出信号：Q、Q
1K K
C1
1J J
CP
只要在CP下降沿前一个门的延迟时间J、K信号保持不变， 触发器就能稳定翻转。在CP变为0后，即使J、K变化，触发 器的状态不受J、K变化的影响。
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四、触发器的应用
1. 移位寄存器
置0端连在一起作为清零端，加入一 个负脉冲，各触发器的状态全为0。
四个D触发器的时钟接 在一起，作为移位脉冲。
R 1R C1 1S S RD R CP S SD Q Q
主触发器
Qn 1 S RQn 特征方程 SR 0
主从RS触发器的翻转只发 生在CP的下降沿。
2
二、主从触发器
（二）主从计数触发器 1. 组成
Q Q
2. 逻辑功能
Qn1 S RQn 1 Qn Qn Qn Q Qn n
二、主从触发器
每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四 位二进制数，故称该电路为四位二进制计数器。
CP信号频率每经过一个触发器频率减半， Q4输出信号的
频率是输入脉冲的十六分之一，这种频率之间的关系称为“分 频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。
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二、主从触发器
（三）主从JK触发器 1. 逻辑符号 输入信号：J、K
Q
Q
时钟输入：CP
R 1K C1 1J S RD K CP J SD
异步置0、置1：RD、SD （不受CP限制，低有效） 输出信号：Q、Q
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二、主从触发器
（三）主从JK触发器 ——由两个同步RS触发器构成 从触发器 2. 逻辑功能 忽略异步输入信号
三、边沿触发器
主从触发器：CP=1, 若J、K变化，触发器的状态与特征表不一致。 边沿触发器：上升沿触发或下降沿触发，激励端的信号在触发信 号的前后几个延迟时间内保持不变，便可以稳定地 根据特征表工作。 （一）维持阻塞D触发器 1. 逻辑符号 输入信号：D 时钟输入：CP(上升沿触发) 异步置０、置１：RD、SD
置1端接在一起， 接高电平。
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四、触发器的应用
1. 移位寄存器 数码 数码3 1 2 4 数码 2 数码3 1 数码1 2 数码 数码1
R= Qn
R 1R C1 1S S RD R CP S SD
3. 逻辑符号
S= Qn
Q
Q
特征方程表明：每一个CP的下 降沿都会使触发器的输出状态发生一 次变化。触发器以一位二进制数方式 记录CP时钟信号的个数，称其为计 数触发器，也称为T ’触发器。
R RD
C CP
S SD
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二、主从触发器
（二）主从计数触发器 4. 应用
1 1 1
0
0
0 D
1
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三、边沿触发器
3. 状态转换图
特征表 D Qn+1 0 0 1 1
Qn 0 0 1 1
激励表 Qn+1 0 1 0 1
D=1
D 0 1 0 1
4. 特征方程
Qn+1=D
D=0
0
1
D=0
D=1
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三、边沿触发器
（二）边沿JK触发器
Q Q
1. 逻辑符号
输入信号：J、K
时钟输入：CP（下降沿触发）
Q4 Q4 Q3 Q3 Q2 Q2 Q1 Q1
R 1R C1 1S S
R 1R C1 1S S
R 1R C1 1S S
R 1R C1 1S S
CP
电路连接的特点：第一个触发器的CP1端作为计数脉冲CP 输入端，Q1与第二个触发器的CP2端相连，依次有Qi与CPi+1相 连，触发器的输出Q4Q3Q2Q1代表四位二进制数。
K 0 1 0 1 特征表 J Qn+1 0 Qn 0 0 1 1 Qn 1
1
R K Qn
S J Qn
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二、主从触发器
（三）主从JK触发器 3. 状态转换图和激励表
激励表
Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 1 0 J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 状态 1 1
T 特征表 T Qn+1
R RD
C1 1T S CP T SD
0
1
Qn
Qn
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二、主从触发器
（四）主从Ｔ触发器 4. 状态转换图
T=1
Qn 0 0 1 1
激励表 Qn+1 0 1 0 1
T 0 1 1 0
T=0
0
1
T=1
T=0
5. 特征方程
Qn1 T Q n TQn T Qn
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二、主从触发器
（三）主从JK触发器 4. 主从JK触发器对激励信号的要求
0 1 1 1 0 0
1
1 0 1 1
1
0
QA
1 1
1
0
1
0
1
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二、主从触发器
（四）主从Ｔ触发器 1. 组成结构 JK触发器的J、K端连接在一起构成T触发器。
2. 逻辑符号
Q Q
3. 特征表
JK 特征表 K J Qn+1 0 0 Qn 1 0 0 0 1 1 Qn 1 1
RD
SD
主触发器
时钟CP直接作用于 主触发器，反相后 作用于从触发器。
1
CP=1: 主触发器接受激励信号 并动作 CP=0：从触发器接受主触发器 状态并动作
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二、主从触发器
（三）主从JK触发器 2. 逻辑功能
Qn1 S RQn
Qn1 J Qn KQn Qn
Qn1 J Q n KQn
J= X K=1
K 0 1 0 1
特征表 J Qn+1 0 Qn 0 0 1 1 Qn 1
J=0 K=X 状态 0
J=1 K= X
状态转换图
0
J=X K=0
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二、主从触发器
（三）主从JK触发器 4. 主从JK触发器对激励信号的要求
1
1 0
0 0
0 0
0
QA 1
0
1
1
CP=1期间, 若J、K变化，触发器的状态与特征表不一致。 为了使主从触发器的逻辑功能符合特征表， 要求J、K信号 在时钟CP上升沿之前输入，且一直保持到下降沿到来之后。
R C1 1D & S
对激励信号要求严格， 抗干扰能力差。
Q Q
具有较强的抗干扰 能力，可靠性高。
输出信号：Q、Q
RD CP D1 D2 SD
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三、边沿触发器
（一）维持阻塞D触发器 2. 逻辑功能 D＝1，CP上升沿： Qn+1＝1
1 1 0 0 1
置1维持线
D 1
1
பைடு நூலகம்置0阻塞线
1
输出维持不变
0 1
一、基本RS (reset-set)锁存器
（三）同步RS触发器 增加一个控制端，控制触发器的状态随输入变化。
Q G1 Q G2
&
&
特征方程
R G4
S G3
&
&
Qn 1 S RQn SR 0
R
CP
S
1
二、主从触发器
（一）主从RS触发器 由两个同步RS触发器级联而成。 从触发器
输出信号：Q、Q
1K K
C1
1J J
CP
只要在CP下降沿前一个门的延迟时间J、K信号保持不变， 触发器就能稳定翻转。在CP变为0后，即使J、K变化，触发 器的状态不受J、K变化的影响。
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四、触发器的应用
1. 移位寄存器
置0端连在一起作为清零端，加入一 个负脉冲，各触发器的状态全为0。
四个D触发器的时钟接 在一起，作为移位脉冲。
R 1R C1 1S S RD R CP S SD Q Q
主触发器
Qn 1 S RQn 特征方程 SR 0
主从RS触发器的翻转只发 生在CP的下降沿。
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二、主从触发器
（二）主从计数触发器 1. 组成
Q Q
2. 逻辑功能
Qn1 S RQn 1 Qn Qn Qn Q Qn n