深亚微米IC设计信号的完整性(一)概要

深亚微米IC设计信号的完整性（一）

论文关键词信号完整性电迁移天线效应电压降落串扰

论文摘要：随着深亚微米工艺的发展，影响信号完整性的因素如电迁移，天线效应，电压降落，串扰等逐渐显现出来，由于这些因素影响了芯片的信号完整性，导致电路性能的大幅下降，甚至使电路失效。因此对这些影响信号完整性因素的分析和解决是非常必要的。

由于芯片功耗的不断增加，互连线上的电流密度也越来越大，有可能造成了细线上的电迁移现象。在芯片制造过程中晶体管的栅极聚集的电荷可能会使栅击穿即产生天线效应。互连线间的耦合电容的存在会导致一条线上的信号跳变时引起另一条线的信号稳定性，即发生串扰现象。

在本文中，我们不仅分析总结了电迁移，天线效应，电压降落，串扰这几个影响信号完整性的因素，还着重对电压降落问题进行了重点分析。随着功耗的增加和电源电压的降低，电压降落变得越来越严重。我们把寄生电阻对电压的影响进行了仿真，器件模型采用TSMC的器件模型库，最后用CADENCE的SPECTRES电路模拟程序对电路进行瞬态分析。同时为了与不考虑寄生电阻的情况作对比我们也对理想的情况做了模拟，然后把二者的结果进行对比，分析电压降落对电路性能的影响。

第1章绪论

1.1 课题的背景及意义

自从1958年集成电路诞生以来，已经历了小规模集成（SSI）、中规模集成（MSI）、大规模集成（LSI）的发展阶段，目前已进入超大规模集成（VLSI）和特大规模集成（ULSI）阶段，是一个“System on Chip”的时代。以最普遍的个计算机微处理（如“X86”）为例，第一代16位的8086芯片中，共容纳了约2.8万个晶体管，到了32位以上586计算机微处理器（如“奔腾”），芯片内的晶体管元件数目已经高达500万以上。

根据一般划分，当半导体工艺的最小特征尺寸小于1微米时，称之为亚微米设计技术，当最小特征尺寸小于0.5微米时，称之为深亚微米设计技术(DSM：Deep Sub Micrometer)，而当进一步小于0.25微米时，可称之为超深亚微米设计技术(VDSM：Very Deep Sub Micrometer) 。

现在国外商业化半导体芯片制造技术的主流已经达到0.25微米、0.18微米的线宽，利用该技术可制作256Mb的DRAM和600MHZ的微处理器芯片，每片上集成的晶体管数在108~109量级。预计今后的发展的趋势是0.09微米以下，即集成电路已进入超深亚微米工艺时代[1]。

1.1.1 国内外相关技术的研究及发展现状

1．国外的发展现状

IBM Microelectronic公司工程师John Cohn表示，衬底耦合、电容耦合和互感都不是大问题，而对信号完整性影响最大的是通过电源线耦合的噪声，这种噪声在130纳米设计中日趋成为一个问题，而且很难分析和处理。Cohn声称：“通过电网的串联RL耦合非常麻烦，在0.25微米工艺下根本没有这一问题，在0.18微米工艺下可能只有一两个个别情况出现问题。但是在当前的

0.13微米工艺下，一个设计中几十个或几百个网络受到这方面影响的情况并不少见。” 信号完整性问题应该在下述环节中着重强调，包括电路设计，布局布线和模拟。

在电路设计中，设计者有更多的机会能够控制信号完整性，对于高扇出的模块比如说时钟驱动器设计者可以选择用差分信号。

布局布线的准确性将会更加困难，在IC设计中对于布局布线工具必须包含全部的寄生参数提取，以实现对时钟偏移率和延迟的精确预测，最终的布线器将会和信号完整性工具集成到一起，如果信号完整性低于理想的阈值，将会重新布线。Synopsys 规划了Design Compiler的替代产品——Physical Compiler。Physical Compiler 将逻辑综合与信号完整性分析和布局相结合，以此解决信号完整性问题。Physical Compiler与Chip Architect、Clock Tree Compiler以及 Route Compiler等相结合，可提供一种支持深亚微米产品设计、综合和布局布线的方法。 Magma Design公司认识到，时序收敛是一种能够避免因长导线和位置邻近的导线间的信号方向和信号转换速率而引起的信号完整性问题。该公司采取的办法是，在设计师确定的约束条件下，先固定信号通路的时间设置，再改变布局来适应它。因此，即使拓扑结构变了，信号通路的特性仍保持不变。Cadence公司将它在几年前购买的综合技术与分析工具相结合而产生了PKS（物理智能综合）工具，其流程与Synopsys的产品相

似。

电路的模拟也很重要。 Spice是在晶体管一级对电特性进行建模的最常用的工具但是在深亚微米设计师有许多局限性。Celestry 公司已经研制出一种基于晶体管的仿真器UltraSim，它可以在合理的时间内按计算能力提供达到Spice精度的结果，以解决深亚微米的问题。为了有效地对信号完整性问题进行验证，首先应该准确地建立影响完整性问题的模型然后用工具进行寄生参数提取和验证，对于建模，有二维，准三维和三维模型三种。二维模型的特点是适合于大计算量的参数提取，因此适合于全芯片的提取，三维模型最准确但是完全用三维模型将耗费大量的时间，为此只有在对一些关键网络进行提取时才使用三维模型。

在集成电路布线中，铝被广泛使用，其布线工艺较为简单。1997年9月，IBM公司率先推出一种称为CMOS 7S的新技术，该技术在集成电路设计中采用铜代替铝作为外部导电材料，使电路布线的尺寸更加微小，芯片处理逻辑运算的能力更强。1997年，IBM公司发布了可用于集成电路生产的铜布线工艺。1998年，AMD公司便开始向铜布线工艺转移，这在当时是相当冒险的。如今工

艺材料每4到5年就会出现一次变化，首先是铜，后来是低k电介质陆续进入生产工艺。而在铝的时代，这种显著的变化每10到20年才会出现一次。这使工厂的基础设施必须能以较低的成本快速适应新的材料。采用低k电介质技术遇到的困难更多。低k电介质技术的引入相对落后了4到6年。这一技术的延迟引入使铜布线的很多优势没有发挥出来。早期的130nm工艺的逻辑设计有9层铜，与铝布线工艺是一样。其中很大一部分都用来补偿二氧化硅的高电容。

2．国内的发展现状

集成度增加，集成电路芯片上的连线数目急剧上升，国内采用多层金属布线解决金属化中遇到的困难。用两层金属布线可完成特征尺寸为10μｍ以上的集成电路，0.35μｍ需要4～5层，总连线长度可达到380ｍ；0.13μｍ需要6～7层，总长度约为4ｋｍ，予计到0.07μｍ需要10层，总长达到10ｋｍ。采用多层金属互连可以显著缩短器件之间的连线密度，减小ＲＣ时间常数和缩小芯片，使速度、集成度和可靠性都得到提高。

用RLC模型来估计互连线间耦合电容及对其结果地一些模拟，基于分析得出地结论，研究一些算法，在一定的串扰约束下调整布线。

国内认为金属互连线的电阻、金属互连线间及金属层间的电容是互连线主要的寄生元件，它直接决定着互连线的ＲＣ延迟，关联着信号的串扰。降低互连线的电阻和线间及层间的总电容将减小互连线引起的时间延迟并改善串扰。低介电常数替代传统的二氧化硅，以及互连线和电介质材料的几何结构最优化是降低互连线寄生电容的两个主要措施。用低电阻率金属材料铜替代传统的铝作为互连线材料是降低互连线电阻的主要措施。

1.1.2 立题的目的与意义

学习并掌握深亚微米IC设计信号完整性问题的有关知识，找出影响信号完整性的因素，并研究其影响信号完整性的机理，对其提出一些解决方法，指导深亚微米IC设计，从而减少信号完整性对深亚微米IC设计的影响。

信号完整性定义为信号在电路中能以正确时序和电压作出响应能力。信号完整性问题不仅存在于PCB板上，而且也存在于芯片内部，IC开关速度高、端接元件的布局不正确或高速信号的错误布线会引起SI问题，从而可能使系统输出不正确的数据、电路工作不正常甚至完全不工作。由于深亚微米集成电路设计中一系列复杂而困难的技术问题，能否设计和制造深亚微米集成电路就成为衡量一个国家集成电路整体水平的主要标准。而信号完整性问题就是深亚微米集成电路设计中一系列复杂而困难的技术问题中极其重要的一个，为了更好地进行深亚微米IC设计，必须对信号完整性问题进行深入地研究。

1.2 论文结构

第1章为绪论，主要介绍课题的背景及意义、深亚微米工艺设计的发展状况、相关领域的研究进展和本课题主要研究内容。