第三章 基本功率集成电路工艺
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31/112
PIC功率器件PN结的终端技术
弱化表面场（Reduced Surface Field）技术 场限环（Field Limiting Ring）技术 场板（Field Plate）及有关技术 表面变掺杂（Variation of Lateral Doping）技术 轻掺杂（Lightly Doping Drain）技术
公司等开展相关研究推出一系列改进的工艺，实现高密度 复杂低压控制电路与高压DMOS器件的集成。
2018/9/20 17/112
BCD工艺几个发展方向
与微电子机械系统（MEMS）结合：
MEMS是硅片上制造的传感器，除特殊刻蚀工艺外其 他与功率集成电路的工艺基本相同，从而使它成为目 前功率集成电路实现模拟采集的关注热点。
2018/9/20 14/112
国家半导体公司
国家半导体（National Semiconductor）公司 开发一系列BCD工艺，其相应产品主要集中在电 源管理方面，是全球第一大的稳压器及电压参考 电路供应商。
2018/9/20
15/112
BCD工艺几个发展方向
目前BCD工艺还向以下几个方向发展：
ST Microelectronics
Philips BCD semiconductor
Texas Instruments
National Semiconductor Onsemi
Power Integration等等公司。
13/112
2018/9/20
ST公司
ST公司从1986年开发出第一代BCD工艺之后，其工艺水平 得到不断改进和提高。目前ST公司已开发出一系列用于功 率集成电路制造的BCD工艺，如BCD3、BCD4、BCD5、 BCD6。 继BCD6之后，BCD工艺已发展到采用特征线宽为0.18μm 的BCD8技术，同时在VLSI CMOS工艺基础上集成功率 LDMOS器件（包括N型和P型沟道）。目前ST公司的BCD 系列工艺的PIC产品广泛运用于通信、消费类电子、汽车电 子等领域。
SOI方向 与微电子机械系统（MEMS）结合 与SOC系统结合
2018/9/20
16/112
BCD工艺几个发展方向
SOI方向：
利用SOI良好的隔离优势进行高性能和高稳定性的PIC产品
的实现。
目前SOI材料衬底的成本较普通的硅片要高3～6倍，限制 SOI-BCD的进一步发展。
为了将SOI电路的成本降低，ST公司、Atmel公司、Philips
Vertical Power MOSFET
NN+ D
T. Fujihira 等人研制出
S G D
NMOS 25V and 10V enhancement Depletion Zeners 25V 10V 5V(Option) Poly-Si Zener 8V(option)
A
S N+ K
G
D
N+ N+ N- N+ PP+ A K N+ P+ A P+ A K N+ A K
N+
2018/9/20
25/112
厚外延PN结隔离
VDMOS
G S G D S
HV PMOS
G D
NMOS
S G D
PMOS
S G D
N+ P+ N+
P-body
P-
N+
P+
N+ N-epi
BLN1 BLN2
N+ P+ P-
P+ P-
P+
N+
N+
P+
P+
P+
BLP BLN1
P+
BLP
P-well N- epi
处于成本考虑，目前功率集成电路和MEMS还是分开
制造，然后放在一个基片上进行封装。
2018/9/20
18/112
BCD工艺几个发展方向
与SOC系统结合 ：
将微处理器、存储器、电源管理和数字信号处理等单
元集成在一起的高智能功率系统 。
这种复杂度的提高，使得基于BCD工艺的电路也开始 向模块化、单元化方向发展，通过调用标准单元库使 得SPIC设计更加灵活、方便，缩短设计时间和减小设 计费用。
2018/9/20 22/112
薄外延PN结隔离
采用薄外延技术的PN结隔离实现的功率器件一般 为横向RESURF结构高压器件。
LDMOS P N+ N N+ N+ P-substrate N+ N+ P+ P N+ NPN N+ P+ N+ CMOS N+ P+ P+
P-well
N-well
2018/9/20
用于汽车低面(low-side) 开关的自隔离NMOSDMOS工艺（1991年）
N+ P+ P-
P++ N+ P+
HV Zener Vz controllable (Option)
Deep P+ NN+ K
Resistors and Capacitors 2018/9/20
6/112
CMOS-DMOS兼容工艺
2018/9/20 19/112
PIC的隔离技术
自隔离
PN结隔离
介质隔离
隔离技术比较
2018/9/20
20/112
自隔离
自隔离技术是利用晶体管和衬底之间形成的 “天然”PN结反偏来实现隔离的。
LDMOS P N+ N-well N+ P N+ N-well P-substrate NPN N+ N+ CMOS N+ P+ P+
3A。
2018/9/20 11/112
ST公司的第二代BCD工艺
相比第一代：
光刻精度4μm->2.5μm 单位面积集成器件650个/mm2->1500个/mm2
功率器件的特征导通电阻下降接近一半
2018/9/20 12/112
BCD发展状况
目前BCD工艺已被广泛运用于电源管理、显示驱动、汽车电 子、工业控制等PIC领域。 众多国内外的功率半导体厂商加入到BCD工艺这一领域：
N-well N+
N+
2018/9/20
28/112
介质隔离
由于介质隔离的宽度不受外延层厚度和击穿电压的影响，所 以隔离区可以很小，大大减小硅片的面积，提高封装密度；
由于介质隔离的效果非常好，相对PN结没有寄生管，寄生电
容也非常低，从而减小了串扰和闩锁效应的发生，使得设计 大大简化；
由于介质隔离在高温下保持较好的隔离性能，从而提高了器
(b) CMOS-DMOS兼容工艺 P-衬底 N阱注入 N-drift注入 P-drift注入 场氧化 N-沟道区注入 P-沟道区注入 栅氧化及多晶硅淀积 NMOS和PMOS源漏注入 …
9/112
Bipolar-CMOS-DMOS兼容工艺
Bipolar-CMOS-DMOS兼容工艺（简称BCD工艺）是一种 将Bipolar、CMOS和DMOS晶体管集成在同一块硅衬底 上的工艺。 BCD工艺集成DMOS功率器件，不仅不需要额外的封装和
厚外延PN结隔离
采用厚外延技术的PN结隔离实现的功率器件一 般为纵向VDMOS结构为主。
VDMOS N+ P+ N+ P-body N N+ P+ N+ P-body P+ P N+ NPN N+ P+ N+ CMOS N+ P+ P+ P-well N-well
N+ N+ P-iso N+ substrate
BLN1
P- substrate
2018/9/20
26/112
厚外延PN结隔离
这种技术主要优点是能利用纵向DMOS管的高电流处理 能力。 当芯片中采用电流处理能力较大的纵向器件（VDMOS、 NPN和IGBT等）且电极从芯片表面引出时，为了使器
件发挥更佳的性能，降低纵向器件的导通电阻，一般还
增加N+埋层和深N+注入工艺。
片上，基本条件满足：
一方面必须使高低压器件在电路结构、电性能参数上兼容 ; 另一方面必须在制备工艺上相互兼容。
2018/9/20
3/112
功率集成电路兼容工艺概况
NMOS-DMOS兼容工艺
CMOS-DMOS兼容工艺
Bipolar-CMOS-DMOS兼容工艺
2018/9/20
4/112
功率集成电路工艺
第三章 基本功率集成电路工艺
2018/9/20
1
主要内容
功率集成电路兼容工艺概况 PIC的隔离技术 PIC功率器件PN结的终端技术 主流工艺Bipolar-CMOS-DMOS技术
SPIC工艺例子
HV-IC工艺例子
2018/9/20
2/112
功率集成电路工艺
功率集成电路内部包含低压控制电路（以低压 CMOS为 主）和功率器件两大部分，要实现低压和高压集成在一块芯
2018/9/20 7/112
CMOS-DMOS兼容工艺
基于标准0.5μm标准
CMOS工艺采用智能电 压扩展技术的RESURF 结构LDMOS。
2018/9/20
8/112
CMOS-DMOS与标准CMOS工艺对比
次序 1 2 3 4 5 6 7 8 9 10
2018/9/20
(a) 标准CMOS工艺 P-衬底 N阱注入 场氧化 N-沟道区注入 P-沟道区注入 栅氧化及多晶硅淀积 NMOS和PMOS源漏注入 … … …
片外整合就可以直接驱动负载，而且可以达到提高性能、
减小成本和降低功耗的目的。
2018/9/20
10/112
ST公司的第一代BCD工艺
ST公司开发的第一代BCD工艺，是在传统的结隔离 双极工艺基础上，兼容纵向DMOS器件的4μm 60V
工艺。
第一代BCD工艺只需要12块掩模版，相比普通的双极 工艺并没有增加很多。 基于第一代BCD工艺的PIC产品为L6202和L6203，均 为集成DMOS的桥驱动IC，最大驱动电流可以达到
时特别注意。
2018/9/20
30/112
隔离技术比较
隔离方式 PN结隔离 自隔离 介质隔离
实现成本
工艺难度 工艺层次 适合器件 隔离性能 干扰和闩锁抑制 隔离占芯片面积
2018/9/20
较高
低 多 纵向、横向器件皆可 较好 较好 大
低
低 少 横向器件 一般 一般 较小
ቤተ መጻሕፍቲ ባይዱ
高
高 多 纵向、横向器件皆可 最好 最好 最小
由于一般传统CMOS或者Bipolar工艺均无法满足PIC需求， 随着工艺水平的不断进步，目前出现的PIC兼容工艺主要有：
NMOS-DMOS兼容工艺 CMOS-DMOS兼容工艺 Bipolar-CMOS-DMOS兼容工艺（简称BCD工艺）等
20世纪80年代中期，意法半导体（ST）公司率先研制成功
23/112
薄外延PN结隔离特点
高低压器件可同时实现优化； 高压器件的耐压可以简单地通过增大或减小漂移
区的长度而改变，因此一种制造工艺便可获得不
同耐压的最佳化高压器件；
可以实现强抗闩锁能力的CMOS电路和高性能双 极器件的集成； 浅隔离结易于制作，不会消耗过多芯片有效面积。
2018/9/20 24/112
BCD工艺技术，在一套工艺制程能在一个硅片上制造出 Bipolar、 CMOS和DMOS高压功率器件。随着集成电路和微电子工艺的进
一步发展，BCD工艺已成为PIC制造的主流技术。
2018/9/20 5/112
NMOS-DMOS兼容工艺
Device Cross section
S P+ N+ PG N+ PP+
2018/9/20
27/112
介质隔离
介质隔离就是采用某些半导体工艺技术使器件间被 介质隔离，目前已被应用于如FED显示驱动、PDP显 示驱动、汽车电子、马达驱动等领域。
LDMOS P N+ N N+ P N+ N SiO2 Si NPN N+ N+ CMOS N+ P+ P+ N
P-well Poly Si
件的开关速度，以便应用于更高速高性能的数字和模拟电路 中；
介质隔离具有优越的电磁兼容（EMC）性和抗辐照性能。
2018/9/20 29/112
介质隔离
同样介质隔离也存在缺点，对于采用SiO2隔离的工艺 而言，由于SiO2热导率比单晶Si要低，在PIC运用时更 易造成局部过热效应，导致器件产生二次击穿，从而 影响PIC性能和可靠性。这就要求设计人员在版图设计
P-well
N-well
2018/9/20
21/112
PN结隔离
PN结隔离技术是双极型集成电路中最早采用的隔 离技术，利用N-外延层和P-衬底形成PN结提供衬 底隔离，再用深扩散将每个器件分隔开来。
PN结隔离技术根据外延厚度的不同，又可以分为
两种不同的实现方案，一种是采用厚外延技术，
一种是采用薄外延技术。
Source STI
N+
Gate
Drain
N+
Source STI Pwell
P+
Gate Pwell
Drain
P+
STI
STI
Pwell
Nwell
Nwell P-substrate
P-substrate
(a) DE-NMOS
(b) DE-PMOS
基于0.18 μm标准CMOS工艺的扩展漏MOS结构
PIC功率器件PN结的终端技术
弱化表面场（Reduced Surface Field）技术 场限环（Field Limiting Ring）技术 场板（Field Plate）及有关技术 表面变掺杂（Variation of Lateral Doping）技术 轻掺杂（Lightly Doping Drain）技术
公司等开展相关研究推出一系列改进的工艺，实现高密度 复杂低压控制电路与高压DMOS器件的集成。
2018/9/20 17/112
BCD工艺几个发展方向
与微电子机械系统（MEMS）结合：
MEMS是硅片上制造的传感器，除特殊刻蚀工艺外其 他与功率集成电路的工艺基本相同，从而使它成为目 前功率集成电路实现模拟采集的关注热点。
2018/9/20 14/112
国家半导体公司
国家半导体（National Semiconductor）公司 开发一系列BCD工艺，其相应产品主要集中在电 源管理方面，是全球第一大的稳压器及电压参考 电路供应商。
2018/9/20
15/112
BCD工艺几个发展方向
目前BCD工艺还向以下几个方向发展：
ST Microelectronics
Philips BCD semiconductor
Texas Instruments
National Semiconductor Onsemi
Power Integration等等公司。
13/112
2018/9/20
ST公司
ST公司从1986年开发出第一代BCD工艺之后，其工艺水平 得到不断改进和提高。目前ST公司已开发出一系列用于功 率集成电路制造的BCD工艺，如BCD3、BCD4、BCD5、 BCD6。 继BCD6之后，BCD工艺已发展到采用特征线宽为0.18μm 的BCD8技术，同时在VLSI CMOS工艺基础上集成功率 LDMOS器件（包括N型和P型沟道）。目前ST公司的BCD 系列工艺的PIC产品广泛运用于通信、消费类电子、汽车电 子等领域。
SOI方向 与微电子机械系统（MEMS）结合 与SOC系统结合
2018/9/20
16/112
BCD工艺几个发展方向
SOI方向：
利用SOI良好的隔离优势进行高性能和高稳定性的PIC产品
的实现。
目前SOI材料衬底的成本较普通的硅片要高3～6倍，限制 SOI-BCD的进一步发展。
为了将SOI电路的成本降低，ST公司、Atmel公司、Philips
Vertical Power MOSFET
NN+ D
T. Fujihira 等人研制出
S G D
NMOS 25V and 10V enhancement Depletion Zeners 25V 10V 5V(Option) Poly-Si Zener 8V(option)
A
S N+ K
G
D
N+ N+ N- N+ PP+ A K N+ P+ A P+ A K N+ A K
N+
2018/9/20
25/112
厚外延PN结隔离
VDMOS
G S G D S
HV PMOS
G D
NMOS
S G D
PMOS
S G D
N+ P+ N+
P-body
P-
N+
P+
N+ N-epi
BLN1 BLN2
N+ P+ P-
P+ P-
P+
N+
N+
P+
P+
P+
BLP BLN1
P+
BLP
P-well N- epi
处于成本考虑，目前功率集成电路和MEMS还是分开
制造，然后放在一个基片上进行封装。
2018/9/20
18/112
BCD工艺几个发展方向
与SOC系统结合 ：
将微处理器、存储器、电源管理和数字信号处理等单
元集成在一起的高智能功率系统 。
这种复杂度的提高，使得基于BCD工艺的电路也开始 向模块化、单元化方向发展，通过调用标准单元库使 得SPIC设计更加灵活、方便，缩短设计时间和减小设 计费用。
2018/9/20 22/112
薄外延PN结隔离
采用薄外延技术的PN结隔离实现的功率器件一般 为横向RESURF结构高压器件。
LDMOS P N+ N N+ N+ P-substrate N+ N+ P+ P N+ NPN N+ P+ N+ CMOS N+ P+ P+
P-well
N-well
2018/9/20
用于汽车低面(low-side) 开关的自隔离NMOSDMOS工艺（1991年）
N+ P+ P-
P++ N+ P+
HV Zener Vz controllable (Option)
Deep P+ NN+ K
Resistors and Capacitors 2018/9/20
6/112
CMOS-DMOS兼容工艺
2018/9/20 19/112
PIC的隔离技术
自隔离
PN结隔离
介质隔离
隔离技术比较
2018/9/20
20/112
自隔离
自隔离技术是利用晶体管和衬底之间形成的 “天然”PN结反偏来实现隔离的。
LDMOS P N+ N-well N+ P N+ N-well P-substrate NPN N+ N+ CMOS N+ P+ P+
3A。
2018/9/20 11/112
ST公司的第二代BCD工艺
相比第一代：
光刻精度4μm->2.5μm 单位面积集成器件650个/mm2->1500个/mm2
功率器件的特征导通电阻下降接近一半
2018/9/20 12/112
BCD发展状况
目前BCD工艺已被广泛运用于电源管理、显示驱动、汽车电 子、工业控制等PIC领域。 众多国内外的功率半导体厂商加入到BCD工艺这一领域：
N-well N+
N+
2018/9/20
28/112
介质隔离
由于介质隔离的宽度不受外延层厚度和击穿电压的影响，所 以隔离区可以很小，大大减小硅片的面积，提高封装密度；
由于介质隔离的效果非常好，相对PN结没有寄生管，寄生电
容也非常低，从而减小了串扰和闩锁效应的发生，使得设计 大大简化；
由于介质隔离在高温下保持较好的隔离性能，从而提高了器
(b) CMOS-DMOS兼容工艺 P-衬底 N阱注入 N-drift注入 P-drift注入 场氧化 N-沟道区注入 P-沟道区注入 栅氧化及多晶硅淀积 NMOS和PMOS源漏注入 …
9/112
Bipolar-CMOS-DMOS兼容工艺
Bipolar-CMOS-DMOS兼容工艺（简称BCD工艺）是一种 将Bipolar、CMOS和DMOS晶体管集成在同一块硅衬底 上的工艺。 BCD工艺集成DMOS功率器件，不仅不需要额外的封装和
厚外延PN结隔离
采用厚外延技术的PN结隔离实现的功率器件一 般为纵向VDMOS结构为主。
VDMOS N+ P+ N+ P-body N N+ P+ N+ P-body P+ P N+ NPN N+ P+ N+ CMOS N+ P+ P+ P-well N-well
N+ N+ P-iso N+ substrate
BLN1
P- substrate
2018/9/20
26/112
厚外延PN结隔离
这种技术主要优点是能利用纵向DMOS管的高电流处理 能力。 当芯片中采用电流处理能力较大的纵向器件（VDMOS、 NPN和IGBT等）且电极从芯片表面引出时，为了使器
件发挥更佳的性能，降低纵向器件的导通电阻，一般还
增加N+埋层和深N+注入工艺。
片上，基本条件满足：
一方面必须使高低压器件在电路结构、电性能参数上兼容 ; 另一方面必须在制备工艺上相互兼容。
2018/9/20
3/112
功率集成电路兼容工艺概况
NMOS-DMOS兼容工艺
CMOS-DMOS兼容工艺
Bipolar-CMOS-DMOS兼容工艺
2018/9/20
4/112
功率集成电路工艺
第三章 基本功率集成电路工艺
2018/9/20
1
主要内容
功率集成电路兼容工艺概况 PIC的隔离技术 PIC功率器件PN结的终端技术 主流工艺Bipolar-CMOS-DMOS技术
SPIC工艺例子
HV-IC工艺例子
2018/9/20
2/112
功率集成电路工艺
功率集成电路内部包含低压控制电路（以低压 CMOS为 主）和功率器件两大部分，要实现低压和高压集成在一块芯
2018/9/20 7/112
CMOS-DMOS兼容工艺
基于标准0.5μm标准
CMOS工艺采用智能电 压扩展技术的RESURF 结构LDMOS。
2018/9/20
8/112
CMOS-DMOS与标准CMOS工艺对比
次序 1 2 3 4 5 6 7 8 9 10
2018/9/20
(a) 标准CMOS工艺 P-衬底 N阱注入 场氧化 N-沟道区注入 P-沟道区注入 栅氧化及多晶硅淀积 NMOS和PMOS源漏注入 … … …
片外整合就可以直接驱动负载，而且可以达到提高性能、
减小成本和降低功耗的目的。
2018/9/20
10/112
ST公司的第一代BCD工艺
ST公司开发的第一代BCD工艺，是在传统的结隔离 双极工艺基础上，兼容纵向DMOS器件的4μm 60V
工艺。
第一代BCD工艺只需要12块掩模版，相比普通的双极 工艺并没有增加很多。 基于第一代BCD工艺的PIC产品为L6202和L6203，均 为集成DMOS的桥驱动IC，最大驱动电流可以达到
时特别注意。
2018/9/20
30/112
隔离技术比较
隔离方式 PN结隔离 自隔离 介质隔离
实现成本
工艺难度 工艺层次 适合器件 隔离性能 干扰和闩锁抑制 隔离占芯片面积
2018/9/20
较高
低 多 纵向、横向器件皆可 较好 较好 大
低
低 少 横向器件 一般 一般 较小
ቤተ መጻሕፍቲ ባይዱ
高
高 多 纵向、横向器件皆可 最好 最好 最小
由于一般传统CMOS或者Bipolar工艺均无法满足PIC需求， 随着工艺水平的不断进步，目前出现的PIC兼容工艺主要有：
NMOS-DMOS兼容工艺 CMOS-DMOS兼容工艺 Bipolar-CMOS-DMOS兼容工艺（简称BCD工艺）等
20世纪80年代中期，意法半导体（ST）公司率先研制成功
23/112
薄外延PN结隔离特点
高低压器件可同时实现优化； 高压器件的耐压可以简单地通过增大或减小漂移
区的长度而改变，因此一种制造工艺便可获得不
同耐压的最佳化高压器件；
可以实现强抗闩锁能力的CMOS电路和高性能双 极器件的集成； 浅隔离结易于制作，不会消耗过多芯片有效面积。
2018/9/20 24/112
BCD工艺技术，在一套工艺制程能在一个硅片上制造出 Bipolar、 CMOS和DMOS高压功率器件。随着集成电路和微电子工艺的进
一步发展，BCD工艺已成为PIC制造的主流技术。
2018/9/20 5/112
NMOS-DMOS兼容工艺
Device Cross section
S P+ N+ PG N+ PP+
2018/9/20
27/112
介质隔离
介质隔离就是采用某些半导体工艺技术使器件间被 介质隔离，目前已被应用于如FED显示驱动、PDP显 示驱动、汽车电子、马达驱动等领域。
LDMOS P N+ N N+ P N+ N SiO2 Si NPN N+ N+ CMOS N+ P+ P+ N
P-well Poly Si
件的开关速度，以便应用于更高速高性能的数字和模拟电路 中；
介质隔离具有优越的电磁兼容（EMC）性和抗辐照性能。
2018/9/20 29/112
介质隔离
同样介质隔离也存在缺点，对于采用SiO2隔离的工艺 而言，由于SiO2热导率比单晶Si要低，在PIC运用时更 易造成局部过热效应，导致器件产生二次击穿，从而 影响PIC性能和可靠性。这就要求设计人员在版图设计
P-well
N-well
2018/9/20
21/112
PN结隔离
PN结隔离技术是双极型集成电路中最早采用的隔 离技术，利用N-外延层和P-衬底形成PN结提供衬 底隔离，再用深扩散将每个器件分隔开来。
PN结隔离技术根据外延厚度的不同，又可以分为
两种不同的实现方案，一种是采用厚外延技术，
一种是采用薄外延技术。
Source STI
N+
Gate
Drain
N+
Source STI Pwell
P+
Gate Pwell
Drain
P+
STI
STI
Pwell
Nwell
Nwell P-substrate
P-substrate
(a) DE-NMOS
(b) DE-PMOS
基于0.18 μm标准CMOS工艺的扩展漏MOS结构