第5章半导体存储器资料
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3、地址寄存器MAR 地址寄存器存放CPU访问存储单元的地址，经译
码驱动后指向相应的存储单元。
第第5章5章半半导导体体存存储储器器
4、读/写驱动电路 读/写驱动电路包括读出放大器、写入电路和读/
写控制电路，用以完成对被选中单元中数据的读出或 写入操作。
5、数据寄存器MDR 数据寄存器用于暂时存放从存储单元读出的数据
第第5章5章半半导导体体存存储储器器
采用双译码结构可以减少译码输出线及译 码驱动电路，提高芯片集成度。
例如，若存储器芯片有8根地址线，采用 单译码结构的译码输出线为28=256根，而 采用双译码结构的行列译码输出线仅共为 24+24=32根。
第第5章5章半半导导体体存存储储器器
3、典型的SRAM6264芯片
第第5章5章半半导导体体存存储储器器
2、译码结构
（2）双译码结构
第第5章5章半半导导体体存存储储器器
存储器芯片包含着8个位阵列，每个位阵列包含着 128个存储元，按16位8列形式排列。其中，8个位阵 列共用行地址和列地址译码器。其读写控制逻辑包含 着两个门电路和八个双向三态缓冲器。地址线分成两 组，行地址译码器对 A0~A3译码，选中16行中的一 行;列地址译码器对A4~A6 译码，选中 8列中的一列 ，每一个位阵列中被选中的行、列交叉元素按位读出 或者写入，对整个芯片实现了对被选中的存储单元8 位数据读或写。
内存：是内部存储器的简称，又称主存。 内存直接与CPU相联接，是计算机的主要组 成部分，是衡量计算机性能的主要指标。
外存：即外部存储器，也称辅存。外存不 直接与CPU相联接，而是通过I/O接口与CPU 联接，其主要特点是大容量。
第第5章5章半半导导体体存存储储器器
2、按制造工艺分类
双极型：常用作高速缓存器(Cache)，特点是 工作速度快，与CPU处在同一量级;但集成度 较低、功耗较大、价格偏高。
SRAM芯片6264(8K×8位 )引脚图
NC 1
A12
2
A7
3
A6
4
A5
5
A4
6
A3
7
A2
8
A1
9
A0
10
D0
11
D1
12
D2
13
GND 14
28 +_5_V
27
WE
26 CS2
25
A8
24
Байду номын сангаас
A9
23
A__11
22 OE
21
_A_1_0
20 19 18
CS1 DD76
17
D5
16
D4
15
D3
第第5章5章半半导导体体存存储储器器
存取时间（Access Time），用TA表示。 存取周期（Access Cycle），用TAC表示。
第第5章5章半半导导体体存存储储器器
3、功耗 是指它在正常工作时所消耗的电功率，由“维持功率
”和“操作功率”两部分组成，一般与其存取速度有关 ，速度越快功耗越大。 4、可靠性
是指对电磁场及温度变化的抗干扰性，用平均故障间 隔时间MTBF来衡量，其越长，可靠性越高。 5、性能价格比
性能价格比是一项综合性指标，在满足性能要求的情 况下，尽量选择价格便宜的芯片。
第第5章5章半半导导体体存存储储器器
5.1.3 半导体存储器的基本结构
第第5章5章半半导导体体存存储储器器
1、存储体 一个存储单元一般存储一个字节二进制信息，存
储体是存储单元的集合体。
2、译码驱动电路 包含译码器和驱动器两部分。
6264的工作方式选择表
第第5章5章半半导导体体存存储储器器
5.2.2 动态随机存储器（DRAM）
1、基本存储单元电路
第第5章5章半半导导体体存存储储器器
写入时，行、列选择线信号为1。行选管T1导通 ，该存储单元被选中，若写入1，则经数据线I/O送 来的写入信号为高电平，经刷新放大器和T2管向Cs 充电， Cs上有电荷，表示写入了l；若写入0，则数 据线I/O上为0， Cs经Tl管放电， Cs上便无电荷。
金属氧化物半导体型：主要用来构造内存， 特点是集成度高、功耗低、价格便宜，但速度 较双极型器件慢。
第第5章5章半半导导体体存存储储器器
3、按存取方式分类
第第5章5章半半导导体体存存储储器器
5.1.2 存储器的主要性能指标
1、存储容量 用总的位容量来描述存储容量，也可用“存
储单元数×每个单元的存储位数”来表示容量 ，存储单元数决定了每片片内地址线的数目， 位数决定了每片片外的数据线的数目。 2、存取速度
读出时，先对行地址译码，产生行选择信号(为 高电平)。该行选择信号使本行上所有基本存储单元 电路中的T1管均导通，若此时列地址产生列选择信 号，则行和列均被选通的基本存储电路得以驱动， 从而读出数据送入数据线I/O。
第第5章5章半半导导体体存存储储器器
6管CMOS存储单元结构图
第第5章5章半半导导体体存存储储器器
2、译码结构
（1）单译码结构
第第5章5章半半导导体体存存储储器器
在单译码结构中，芯片仅有一个行地址译码器， 字（单元）线选择某个字的所有位，如图所示：它 是一个16字4位的存储体，共有64个基本电路，排 成16行×4列，每一行对应一个单元，每一列对应 一位，每一行的选择线是公共的。
，或从CPU或I/O端口送出的要写入存储器的数据。
6、控制逻辑 控制逻辑接收来自CPU的启动、片选、读/写及清
除命令，经控制电路综合和处理后，产生一组时序信 号来控制存储器的读/写操作。
第第5章5章半半导导体体存存储储器器
5.2随机存储器（RAM）
5.2.1 静态随机存储器（SRAM）
1、基本存储电路
6管NMOS存储单元结构图
第第5章5章半半导导体体存存储储器器
写入时，由X行地址选择线和Y行地址选择线共 同确定某一单元。写入信息是由I/O线输入，同时 由D和双边写入。
例如，要写入1时，D线为1，为0，1和0通过 导通的T8、T6和T7、T5分别送到D端，此时D=1， =0，迫使T1导通T2截止，再通过交叉反馈维持此 状态，达到触发器单元写入1的目的。当写入信号 和地址选择信号消失后，T5~T8截止，只要不掉 电，靠RS触发器的正反馈就能保持写入的1，而 不用刷新。
第第5章5章半半导导体体存存储储器器
第5章 半导体存储器
5.1 存储器的一般概念和分类 5.2 随机存储器（RAM） 5.3 只读存储器（ROM） 5.4 高速缓冲存储器 5.5 存储器接口技术
第第5章5章半半导导体体存存储储器器
5.1存储器的一般概念和分类
5.1.1 存储器的分类
1、按在计算机系统中的位置分类
码驱动后指向相应的存储单元。
第第5章5章半半导导体体存存储储器器
4、读/写驱动电路 读/写驱动电路包括读出放大器、写入电路和读/
写控制电路，用以完成对被选中单元中数据的读出或 写入操作。
5、数据寄存器MDR 数据寄存器用于暂时存放从存储单元读出的数据
第第5章5章半半导导体体存存储储器器
采用双译码结构可以减少译码输出线及译 码驱动电路，提高芯片集成度。
例如，若存储器芯片有8根地址线，采用 单译码结构的译码输出线为28=256根，而 采用双译码结构的行列译码输出线仅共为 24+24=32根。
第第5章5章半半导导体体存存储储器器
3、典型的SRAM6264芯片
第第5章5章半半导导体体存存储储器器
2、译码结构
（2）双译码结构
第第5章5章半半导导体体存存储储器器
存储器芯片包含着8个位阵列，每个位阵列包含着 128个存储元，按16位8列形式排列。其中，8个位阵 列共用行地址和列地址译码器。其读写控制逻辑包含 着两个门电路和八个双向三态缓冲器。地址线分成两 组，行地址译码器对 A0~A3译码，选中16行中的一 行;列地址译码器对A4~A6 译码，选中 8列中的一列 ，每一个位阵列中被选中的行、列交叉元素按位读出 或者写入，对整个芯片实现了对被选中的存储单元8 位数据读或写。
内存：是内部存储器的简称，又称主存。 内存直接与CPU相联接，是计算机的主要组 成部分，是衡量计算机性能的主要指标。
外存：即外部存储器，也称辅存。外存不 直接与CPU相联接，而是通过I/O接口与CPU 联接，其主要特点是大容量。
第第5章5章半半导导体体存存储储器器
2、按制造工艺分类
双极型：常用作高速缓存器(Cache)，特点是 工作速度快，与CPU处在同一量级;但集成度 较低、功耗较大、价格偏高。
SRAM芯片6264(8K×8位 )引脚图
NC 1
A12
2
A7
3
A6
4
A5
5
A4
6
A3
7
A2
8
A1
9
A0
10
D0
11
D1
12
D2
13
GND 14
28 +_5_V
27
WE
26 CS2
25
A8
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Байду номын сангаас
A9
23
A__11
22 OE
21
_A_1_0
20 19 18
CS1 DD76
17
D5
16
D4
15
D3
第第5章5章半半导导体体存存储储器器
存取时间（Access Time），用TA表示。 存取周期（Access Cycle），用TAC表示。
第第5章5章半半导导体体存存储储器器
3、功耗 是指它在正常工作时所消耗的电功率，由“维持功率
”和“操作功率”两部分组成，一般与其存取速度有关 ，速度越快功耗越大。 4、可靠性
是指对电磁场及温度变化的抗干扰性，用平均故障间 隔时间MTBF来衡量，其越长，可靠性越高。 5、性能价格比
性能价格比是一项综合性指标，在满足性能要求的情 况下，尽量选择价格便宜的芯片。
第第5章5章半半导导体体存存储储器器
5.1.3 半导体存储器的基本结构
第第5章5章半半导导体体存存储储器器
1、存储体 一个存储单元一般存储一个字节二进制信息，存
储体是存储单元的集合体。
2、译码驱动电路 包含译码器和驱动器两部分。
6264的工作方式选择表
第第5章5章半半导导体体存存储储器器
5.2.2 动态随机存储器（DRAM）
1、基本存储单元电路
第第5章5章半半导导体体存存储储器器
写入时，行、列选择线信号为1。行选管T1导通 ，该存储单元被选中，若写入1，则经数据线I/O送 来的写入信号为高电平，经刷新放大器和T2管向Cs 充电， Cs上有电荷，表示写入了l；若写入0，则数 据线I/O上为0， Cs经Tl管放电， Cs上便无电荷。
金属氧化物半导体型：主要用来构造内存， 特点是集成度高、功耗低、价格便宜，但速度 较双极型器件慢。
第第5章5章半半导导体体存存储储器器
3、按存取方式分类
第第5章5章半半导导体体存存储储器器
5.1.2 存储器的主要性能指标
1、存储容量 用总的位容量来描述存储容量，也可用“存
储单元数×每个单元的存储位数”来表示容量 ，存储单元数决定了每片片内地址线的数目， 位数决定了每片片外的数据线的数目。 2、存取速度
读出时，先对行地址译码，产生行选择信号(为 高电平)。该行选择信号使本行上所有基本存储单元 电路中的T1管均导通，若此时列地址产生列选择信 号，则行和列均被选通的基本存储电路得以驱动， 从而读出数据送入数据线I/O。
第第5章5章半半导导体体存存储储器器
6管CMOS存储单元结构图
第第5章5章半半导导体体存存储储器器
2、译码结构
（1）单译码结构
第第5章5章半半导导体体存存储储器器
在单译码结构中，芯片仅有一个行地址译码器， 字（单元）线选择某个字的所有位，如图所示：它 是一个16字4位的存储体，共有64个基本电路，排 成16行×4列，每一行对应一个单元，每一列对应 一位，每一行的选择线是公共的。
，或从CPU或I/O端口送出的要写入存储器的数据。
6、控制逻辑 控制逻辑接收来自CPU的启动、片选、读/写及清
除命令，经控制电路综合和处理后，产生一组时序信 号来控制存储器的读/写操作。
第第5章5章半半导导体体存存储储器器
5.2随机存储器（RAM）
5.2.1 静态随机存储器（SRAM）
1、基本存储电路
6管NMOS存储单元结构图
第第5章5章半半导导体体存存储储器器
写入时，由X行地址选择线和Y行地址选择线共 同确定某一单元。写入信息是由I/O线输入，同时 由D和双边写入。
例如，要写入1时，D线为1，为0，1和0通过 导通的T8、T6和T7、T5分别送到D端，此时D=1， =0，迫使T1导通T2截止，再通过交叉反馈维持此 状态，达到触发器单元写入1的目的。当写入信号 和地址选择信号消失后，T5~T8截止，只要不掉 电，靠RS触发器的正反馈就能保持写入的1，而 不用刷新。
第第5章5章半半导导体体存存储储器器
第5章 半导体存储器
5.1 存储器的一般概念和分类 5.2 随机存储器（RAM） 5.3 只读存储器（ROM） 5.4 高速缓冲存储器 5.5 存储器接口技术
第第5章5章半半导导体体存存储储器器
5.1存储器的一般概念和分类
5.1.1 存储器的分类
1、按在计算机系统中的位置分类