ZYNQ平台架构AXI总线协议

14
XADC模块
ZYNQ平台的硬件架构
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15
ZYNQ平台的硬件架构
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16
AXI协议
AXI4.0是ARM公司提出的AMBA 3.0协议的升级版，是一 种高性能、高带宽、低延迟的片内总线。
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AXI协议
AXI协议具有如下特点： ➢ 总线的地址/控制和数据通道是分离的； ➢ 支持不对齐的数据传输； ➢ 在突发传输中，只需要首地址； ➢ 同时具有分离读/写数据通道； ➢ 更加容易进行时序收敛。
SYS_RESET_N
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ZYNQ平台的硬件架构
AXI总线架构
AXI_HP 用于PL的四个高性能、高带宽主接口，位宽可配64/32， 可访问PS的DDR3控制器和PS的片上RAM资源 AXI_GP 四个通用接口（两主两从），每个位宽32，可访问PS 的DDR3控制器，PS片上RAM资源和其他从设备 AXI_ACP 用于PL的一个加速一致性主端口，提供快速访问CPU， 可选的L1或L2缓存一致性
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APU结构
1、ACP 2、SCU 3、Cortex-A9(x2) 4、L1 32KB（I/D）
共享L2 512KB
ZYNQ平台的硬件架构
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内存接口
ZYNQ平台的硬件架构
CK_P/N
CKE/CS_N/RAS_N/WE/BA[0:2]
DDR PORT
A[0:14] DQ[wenku.baidu.com:31]/DM/DQS_P/N
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26
AXI 互联
AXI互联结构模型包括： ➢ 直通模式 ➢ 只转换模式 ➢ N-1 互联模式 ➢ 1-N 互联模式 ➢ N-M 互联模式
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互联模式
直通模式
只转换模式
N-1互联模式
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1-N互联模式
28
N-M互联模式
共享写和读地址仲裁结构
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N-M互联模式
稀疏互联写和读数据通道
RESET_N ODT0
DDR3
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9
IO外设 RGMII接口
ZYNQ平台的硬件架构
ETH PORT
RXCLK/RXCTL/RX[0:3] TXCLK/TXCTL/TX[0:3]
MDIO/MDC INTB
CLK125
CLK_50M
MX[1:4]_P/N
网络变压器
RJ45
NET PHY
FPGA_RESET_N
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通道介绍
AXI接口具有5个独立通道： ➢ 写地址通道（Write address channel，AW）； ➢ 写数据通道（Write data channel，W）； ➢ 写响应通道（Write response channel，B）； ➢ 读地址通道（Read address channel，AR）； ➢ 读数据通道（Read data channel，R）； 每个通道都是一个独立的AXI握手协议。
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20
READY/VALID握手机制
读交易中的握手之间的依赖关系
写交易中的握手之间的依赖关系
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21
读交易过程
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22
写交易过程
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23
读猝发交易
读猝发交易过程中典型信号的交互过程
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24
写猝发交易
写猝发交易过程中典型信号的交互过程
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重叠猝发交易
重叠猝发交易过程中典型信号的交互过程
•Multiplex hardware functions
Evolving protocol and industry standards
•Reprogramability as standards evolve
Mission critical uptime
•Update on the fly while system still running
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ZYNQ平台的硬件架构
PL组成：
1、可配置逻辑块(CLB) 2、36KB块BRAM 3、数字信号处理DSP48E1 Slice 4、可编程IO 5、时钟管理 6、XADC
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可编程IO
ZYNQ平台的硬件架构
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XADC模块
ZYNQ平台的硬件架构
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30
Partial Reconfiguration in Zynq
Based on modules Based on diversities
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31
Partial Reconfiguration in Zynq
What Problems Does It Solve?
System cost, size, and power constraints
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READY/VALID握手机制
➢每个通道都有一对VALID/READY信号 ➢发送方用VALID指示什么时候数据或控制信息是有效的；接收方用READY指示 可以接收数据或控制信息。 ➢传输发生在VALID和READY信号同时为高的时候。 通道之间的关系： ➢各个通道都可以独立握手，相互之间的关系是灵活的； ➢读数据必须总是跟在与其数据相关联的地址之后； ➢写响应必须总是跟在与其相关联的写交易的最后出现。
ZYNQ平台架构及配置
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1
目录
一、 ZYNQ平台的硬件架构 二、 AXI 协议 三、 ZYNQ的部分可重构配置
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2
ZYNQ平台的硬件架构
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3
背景简介
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4
背景简介
ZYNQ7000系列ARM+FPGA结构
• XILINX传统FPGA的局限性？
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5
ZYNQ平台的硬件架构
The part of the design that doesn’t change
架构：1、PS（处理器系统）（流程控制等串行设计） 2、PL（可编程逻辑）（并行算法设计）
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6
ZYNQ平台的硬件架构
PS由四块组成：
1、APU(应用处理单元) 2、内存接口 3、IO外设（USB2.0、Ethernet、CAN、SPI、UART、 IIC、SD/SDIO、GPIO） 4、互连线（APU、IOP和内存单元相互连接，并通 过一个多层的AXI互连线与PL连接）
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Some Terminology
Reconfigurable Partition (RP)
The physical location of FPGA resources selected for partial reconfiguration
Static logic
Everything but the RP(s)