计算机组成原理实验资料报告材料-八位补码加减法器地设计与实现

计算机科学与技术学院

计算机组成原理

实验报告书

实验名称八位补码加/减法器的设计与实现班级

学号

姓名

指导教师

日期

成绩

实验1八位补码加/减法器的设计与实现

一、实验目的

1.掌握算术逻辑运算单元（ALU）的工作原理。

2.熟悉简单运算器的数据传送通路。

3.掌握8位补码加/减法运算器的设计方法。

4.掌握运算器电路的仿真测试方法

二、实验任务

1．设计一个8位补码加/减法运算器

（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。

（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。

（3）测试通过后，封装成一个芯片。

2．设计8位运算器通路电路

参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。

3．利用仿真波形，测试数据通路的正确性。

设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。

（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。

（2）给DR1存入55H，检查数据是否存入，请说明检查方法。

（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。

（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。

（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。

（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。

三、实验要求

（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。

（2）实验完毕，写出实验报告，容如下：

①实验目的。

②实验电路图。

③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。

表中的序号表示各控制信号之间的时序关系。要求一个控制任务填一表，并可用文字对有关容进行说明。

⑤实验体会与小结。

四、实验预习容

1.实验电路设计原理及思路说明

本实验利用基本逻辑门电路设计一位全加器（FA），如表1：

表1-一位全加器（FA）电路的输入输出信号说明

法又可以实现减法，所以使用了一个M输入来进行方式控制加减。

2. 实验电路原理图

实验参考电路如下图所示，下图（a）是1位全加器的电路原理图，图（b）是由1位全加器采用行波进位方法设计的多位补码加/减法运算器。

图1-多位补码加/减法运算器原理图

图2-8位运算器通路原理图

3.实验电路功能说明

表2-一位全加器（FA）功能表

输入输出Ci Bi Ai Si Cj

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

表3-M与Bi异或关系原理图

当M为0时，Bi与M值无关，当M为1时，Bi取反。也就是当M为0时，执行加法运算，反之进行减法运算。

FA实现Ai与（Bi异或M）的加法运算，再加上Ci输出Si

表4-图4功能端口解析

表5-图3功能端口解析

控制器件的输入，当输入0时，输入有效，否则无效

2.74273b的CLK接口为上升沿有效，当LDR的时钟处于上升沿，即0->1变化时，输入有效

4. 器件的选型

本实验用到以下基本逻辑器件：异或门，一位加法器FA，7486等

表6-一位全加器（FA）电路所用主要器件清单

表7-8位补码加/减法运算器器件清单

表8-8位运算器通路电路

5.实验方法与实验步骤等

本实验利用EDA工具软件（Quartus II 2.0或以上版本）完成，实验分为：原理图的录入与编辑、仿真波形的设计及仿真结果的分析这3个步骤。具体为：（1）原理图的录入与编译

在EDA工具软件（Quartus II 2.0或以上版本）中，采用原理图的录入的方法，绘制电路原理图。绘制完成存盘后进行编译。编译通过后，可以进行步骤（2）的操作。如果编译不通过，则检查原理图，改正错误后，重新存盘并编译。这一过程重复进行，直至原理图编译通过。

（2）仿真波形的设计

根据电路的功能，设定输入信号的初值后，利用EDA工具软件（Quartus II 2.0或以上版本）的波形仿真功能，验证电路的正确性。根据8位补码加/减法运算器的功能要求，选定8组输入信号的初值，如下表所示：

表9-一位全加器（FA）电路仿真波形输入信号初值

表10-8位补码加/减法运算器仿真波形输入信号初值

（3）仿真结果的分析

在EDA工具软件（Quartus II 2.0或以上版本）中，新建仿真波形文件，按表所示的输入信号的初值进行设定后，进行仿真。阅读仿真波形，对照电路功能，进行分析并给出结论。

五、实验电路图

根据电路原理图，实验时在Quartus II 2.0环境里绘制的实验电路如下图所示。

图3-一位全加器（FA）

图4-8位补码加/减法运算器

图5-8位运算器通路电路

六、仿真调试的过程、仿真结果的分析和仿真测试的结论在Quartus II 2.0中新建仿真波形文件，如下图6示。

图6-一位全加器（FA）仿真结果

分析图所示的仿真波形，可得到下表所示的实验结果。

表11-一位全加器（FA）电路仿真实验结果

输入输出

周期时间Ci Bi Ai Si Cj

1 0-800ns 0 0 0 0 0

2 800ns-1.6µs0 0 1 1 0

3 1.6µs -2.4µs0 1 0 1 0

4 2.4µs -3.2µs0 1 1 0 1

5 3.2µs -4.0µs 1 0 0 1 0

6 4.0µs -4.8µs 1 0 1 0 1

7 4.8µs -5.6µs 1 1 0 0 1

8 5.6µs -6.4µs 1 1 1 1 1

将表9与表11相对照，可知一位全加器FA正确。

在Quartus II 2.0中新建仿真波形文件，如下图7所示。

图7-8位补码加/减法运算器仿真结果

分析图所示的仿真波形，可得到下表所示的实验结果

表12-八位补码加/减法器电路仿真实验结果

输入输出周期时间 A B M S OVER

1 0~5ns 0 20 0 0001010

2 5~10ns 40 20 0 0011110

3 10~15ns 80 20 0 0110010

4 15~20ns 120 20 0 1000110

1

5 20~25ns 10 10 1 0000000

6 25~30ns 50 10 1 01000110