数电—七人多路表决器
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数字电子技术课程设计课题名称:用VHDL文本输入法设计一个7人多数表决电路
班级:08电本班
学号:200892130149
姓名:张家瑞
指导老师:胡亚琦
一.课题
题目:多数表决电路的设计之二
要求:用VHDL文本输入法设计一个7人多数表决电路
难度:10分
二.摘要
所谓表决器就是对于一个行为,由多个人投票,如果同意的票数过半,就认为此行为可行;否则如果否决的票数过半,则认为此行为无效。
七人表决器顾名思义就是由七个人来投票,当同意的票数大于或者等于4人时,则认为同意;反之,当否决的票数大于或者等于4人时,则认为不同意。实验中用7个拨挡开关来表示七个人,当对应的拨挡开关输入为‘1’时,表示此人同意;否则若拨挡开关输入为‘0’时,则表示此人反对。表决的结果用一个LED表示,若表决的结果为同意,则LED被点亮;否则,如果表决的结果为反对,则LED不会被点亮。
流程图:
根据电路状态转换表→设计数值输出→运用门电路设计电路图→仿真运行→实现七人多数表决器的设计
三.关键词
七人,多数,表决器,全加器,半加器。
四.设计要求
(1)根据设计要求,绘制出电路状态转换图,实现七人四票制表决。
(2)根据电路状态转换图,用门电路设计出七人表决器。
(3)运用半加器,全加器,实现表决器的设计。
(4)逻辑设计要求:用七个开关作为表决器的七个输入变量,逻辑“1”时表示“赞同”,逻辑“0”时表示“不赞同”,用发光二极管作为输出指令,输出逻辑“1”表示“通过”;输出逻辑“0”时表示“不通过”。当表决器的七个输入变量中的4个以上(包含4个)为“1”时,则表决器输出为“1”;否则为“0”。
五.设计步骤
(1)电路状态转换图:
根据电路状态转换图设计电路,用一个半加器实现设计一个全加器,运用4个全加器实现七人表决器的设计。
(2)半加器电路设计:
(3)全加器电路设计:
(4)七人表决器电路设计:
六.设计源程序与电路图绘制(1)或门的设计源程序:
--or2_1.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2_1 IS
PORT(A,B:IN STD_LOGIC;
C:OUT STD_LOGIC);
END ENTITY or2_1; ARCHITECTURE art1 OF or2_1 IS BEGIN
C<=A Or B;
END ARCHITECTURE art1;
(2)半加器的设计源程序:
--h_adder.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS
PORT(A,B:IN STD_LOGIC;
SO,CO:OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE art2 OF h_adder IS BEGIN
SO<=NOT(A XOR(NOT B));
CO<=A AND B;
END ARCHITECTURE art2;
电路图:
(3)全加器的设计源代码:
--f_adder.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS
PORT(AIN,BIN,CIN:IN STD_LOGIC;
SUM,COUT:OUT STD_LOGIC); END ENTITY f_adder;
ARCHITECTURE art3 OF f_adder IS COMPONENT h_adder IS
PORT(A,B:IN STD_LOGIC;
SO,CO:OUT STD_LOGIC);
END COMPONENT h_adder; COMPONENT or2_1 IS
PORT(A,B:IN STD_LOGIC;
C:OUT STD_LOGIC);
END COMPONENT or2_1;
SIGNAL S1,S2,S3:STD_LOGIC;
BEGIN
U1:h_adder PORT MAP(A=>AIN,B=>BIN,
CO=>S1,SO=>S2);
U2:h_adder PORT MAP(A=>S2,B=>CIN,
CO=>S3,SO=>SUM); U3:or2_1 PORT MAP(A=>S1,B=>S3,
C=>COUT);
END ARCHITECTURE art3;
电路图:
(4)七人表决器设计电路:
七.电路仿真仿真波形图:
引脚锁定:
八.实验结果
通过muxplus2对七人表决器进行设计,完成实验要求,得到实验结果,实现了七人表决的效果,4人或4人以上通过则亮绿灯,否则亮红灯。试验成功。