研发≤65nm工艺的最新进展

研发≤65nm工艺的最新进展

缪彩琴1 翁寿松2

(1无锡机电高等职业技术学校，214028；2无锡市罗特电子有限公司，

214002)

摘要：本文介绍了当前世界顶级半导体公司、材料公司、设备公司和微电子科研中心研发65nm、45nm、32nm和5nm工艺的最新进展和成果。

关键词：65nm 工艺45nm 工艺32nm 工艺5nm 工艺

1 前言

2003年底世界出台了最新版本的半导体工业技术发展蓝图(1TRS2003)，见表1。表中hp是指IC中的第一层金属线尺寸的半间距。ITRS2003要求2004年实现hp90nm，这意味着2004年全球IC制造将全面步人纳米尺度(100nm—0．1nm)范围。事实上，2003年下半年起英特尔等世界顶级半导体公司已采用90nm工艺量产IC产品，比ITRS2003的要求提前了一年。90nm工艺对IC制造来说是一个里程碑，这是向65nm工艺进军的起跑点，这是验证摩尔定律继续有效的重要证据。ITRS2003要求2007年实现hp65nm；2010年实现hp45nm；2013年实现32nm；2016年实现hp22nm。为此，世界大牌半导体公司正在紧锣密鼓研制和开发65nm 工艺，如美国的英特尔、IBM、飞思卡尔、TI、AMD；日本的东芝、索尼、NEC、富士通；欧洲的飞利浦、意法半导体、英飞凌、比利时IMEC 微电子中心；亚洲的三星电子、台积电、特许等半导体公司。研发≤65nm 工艺需要投入巨额资金和汇集众多科研人员，往往一个公司深感力量单薄，渴望走合作、联合之路，共同研制，共享成果。财大气粗的英特尔喜欢独来独往，自己独家研制≤65nm工艺。大多数半导体公司采取强强联手的办法，共同研制≤65nm工艺。美国和日本在半导体工艺方面竞争由来已久，自1993年至今美国在亚微米、深亚微米工艺竞争中战胜了日本，尤其在微处理器、微控制器、标准逻辑器件、闪存、PLD和模拟器

件等领域，美国再次登上世界半导体市场的头把交椅，英特尔成为全球最大的半导体公司。日本不甘心失去世界半导体市场的冠军宝座，在近10年，日本在纳米工艺领域向美国提出了挑战，从本文所介绍的研制465nm工艺的进展和成果来看，日本在半导体纳米工艺的不少方面领先于美国，两国关于纳米工艺的竞争正处于白热化。

2 65nm工艺

(1)IBM、英飞凌和特许于2003年7月达成一项关于共同开发65nm／45nm 芯片制造技术的联合协议。该项合作的基础是基于各家公司的优势，如IBM领先的芯片制造工艺、英飞凌的低功耗芯片技术和特许的通用封装工艺，整个开发工作在IBM纽约州EastFishkill300innl晶圆厂的尖端半导体科技中心(ASTC300)进行，集中三个公司的200名科技人员。

(2)英特尔研制成功65nm工艺的全功能4MSRAM(静态随机存储器)，晶胞尺寸仅为0．57mm2，预计于2005年在300mm晶圆生产线上量产。该65nm工艺融合高性能、低功耗晶体管、第二代英特尔应变硅、高速铜互连及低K电介质材料。高性能晶体管的栅长仅为35nm，当前最先进晶体管的栅长为50nm。英特尔第二代应变硅(Strained Silicon)可提供更高的驱动电流与更快的晶体管速度，而制造成本仅提升2％。采用8层铜互连和新型低K电介质材料，提高了芯片中的信号速度和降低了芯片功耗。该公司披露从采用90nm工艺量产到采用65nm工艺量产只用20个月的时间。

(3)TI在2004年夏威夷召开的VLSI技术会议上发表两篇论文，宣称将65nm工艺用于高密度嵌人式SRAM，一个单元的6只晶体管只占小于0．5μm2尺寸，150万门电路只占1mm2的空间。这种嵌入式SRAM还采用应变硅技术，能使晶体管性能(如驱动电流)提高35％。

(4)美国应用材料、Cadence和佳能合作的X Initiative中心于2004年在美国加州SantaClare召开的SPIE光刻会议上表示，将采用“对角线”(450布线)金属化和65nm工艺制造芯片。整个工作在应用材料加州Sunnyvale 的Maydan技术中心进行。经互连测试芯片论证面向先进Cu／低K芯片的X结构设计采用现有工艺技术的可制造性。Cadence提供测试结构设计和芯片验证工具，佳能提供197nmArF光刻机，应用材料提供300mm 晶圆多层Cu／低K互连技术。

(5)应用材料将于2007年推出K∠3的Black Diamond低K电介质材料，以用于65nm工艺。

(6)科天(KLA--Tencor)推出用于65nm工艺的表面检测系统的SurfseanSP2，它能在绝缘层上覆硅、应变硅、应变型绝缘层上覆硅等表面检测出30nm的微小缺陷，它的测试速度比原来Surfsean SPI DLS提高5倍。

(7)东芝宣布在2007年采用55nm工艺量产NAND闪存。该公司于2004年3季度推出16Gb NAND闪存，在一个封装中含4个4Gb裸片。该公司将于2005年上半年采用200mm晶圆、70nm工艺量产NAND闪存，2006上半年采用300mm晶圆、

70nm工艺量产NAND闪存，2007年初采用300mm晶圆、55nm工艺量产NADN闪存。

(8)据日本《电子材料》2003年8期报道，东芝采用65nmCMOS工艺研制成功世界最低功耗晶体管，栅长50nm。它采用氮化铪(Hfsion)作为高K栅电介质层，控制了Si衬底的界面反应，确保界面稳定性。高K栅电

介质层采用等离子体氮化技术由Hfsion材料形成，与Si02层相比，栅漏电流降低至其1／1000水平，Hfsion可耐1050℃高温。这种晶体管计划2005量产。

(9)东芝与索尼于2003年在东京宣布，继2001年共同发表90nmLSI技术之后，再度联手发表65nmLSI技术论文。该技术是采用65nm工艺开发DRAM混载CMOS(SOC)技术，它集世界上转换适度最快的高性能器件、世界体积最小的混载DRAM器件和世界上体积最小的混载SRAM器件于一身，率先确立在单块芯片上同时容纳高性能微处理器和大容量存储器的技术。这套65nm工艺包括30nm高性能晶体管、混载DRAM、混载SRAM和多层互连技术等4个重要部分。采用这套65nm工艺可量产未来手机、车载网络系统、宽带PC网络设备用LSI芯片。这两家公司曾采用65nm工艺设计出TI世界尺寸最小的可嵌入式DRAM，在单一芯片上内存容量可达256Mbit以上。这两家公司于2001年5月开始结盟合作，2002年9月研制出90nm工艺，2002年4月开始研制65工艺，联合研制为期3年，共投入50亿日元(折合1．2亿美元)的科研经费。目前索尼、东芝正与SCE(Sony Computer Entertainment)及IBM合作开发SOI衬底的65nm工艺，量产“Cell”微处理器。目前在东芝大分厂、SCE长畸厂引进生产设备，2005年正式试产。

(10)NEC于2004年宣称开发出65nm工艺的多层(multi—Leve)Cu／低K 互连技术。通过改进互进架构和电介质材料，将有效介电常数减小到3．0。它与传统架构相比，芯片功耗减少15％，信号速度提高24％。该公司采用双镶嵌(DD：DualDamascene)结构，由于减少了低K电介质层的数量，与单镶嵌结构相比，共寄生电容减少10％。α采用多孔渗水低K薄膜和线性电介质，又使功耗减少5％。

(11)日本Asuka计划主要研究65nm工艺，在日本筑波“超级净化室”进行。2004年日本半导体行业宣布投资100亿日元(折合9亿美元)的研发计划，在2006年3月取代目前进行的Asuka计划。这个新计划将使筑波研发中心与MIRA计划的研发工作更加紧密。重点研究远紫外线光刻技术、金