第四章 微机原理、汇编与接口技术_第二版_朱定华版

36
4.3
Pentium的CPU总线
2.数据线及控制信号


D63～DO 数据线
BE7～BE0 分别为8个字节的允许信号


DP7～DP0 奇偶校验信号
PCHK 读校验出错

PEN 奇偶校验允许信号.若该信号输入为低电平，
则在读校验出错时处理器会自动作异常处理 37
4.3
Pentium的CPU总线
路开关，数据与低8位地址分时复用这些引线.
当CPU访问存储器或外设时，先输出访问地址， 由外部锁存器锁存地址，再读/写所需要的数据 （2）A15～A8 中间8位地址线.8088内部锁存
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1.地址和数据线
（3）A19～A16/S6～S3 高四位地址/状态线.地址 与状态分时复用.访问外设时，4位地址线不用. 存储器的读/写和I/O操作时这些线用来输出状态 信息： S6 S5 S4 S3 0 F的IF位 0 0 ES 0 1 SS 1 0 CS 1 1 DS 8
2.控制和状态线
分两种：一种8088组态有关的线，另一类是与组态无关 的线
(1)MN/MX 控制8088工作与什么组态.接电源（+5V）， 8088处于最小组态，接地，8088处于最大组态
(2)最小组态下的控制信号线

IO/M 输入输出/存储器选择信号.输出低电平→访存； 输出高电平→访问I/O端口 WR 写信号.低电平有效，在执行存储器或I/O端口的写 操作时输出的一个选通信号 INTA 中断响应信号.低电平有效.是8088响应外部INTR 而发出的中断响应信号
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2.控制和状态线

ALE 地址锁存允许信号. 是8088发出的选通脉冲， 将AD7～AD0和A19/S6～A16/S3上出现的地址锁存到 外部地址锁存器中 DT/R 数据发送/接收信号. 低电平→接收数据，高 电平→发送数据
DEN 数据允许信号.低电平有效 SSO 系统状态输出信号.与IO/M、DT/R一起，反映 8088所执行的操作
总线周期→把指令周期划分为一个个总线周期.基本 的总线周期有存储器读/写、I/O端口读/写和中断响应 周期 如,从存储器存取一个字节就是一个总线周期

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2.最小组态下的时序 （1）存储器读周期→由4个T状态组成
பைடு நூலகம்
存储器读周期时序
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2.最小组态下的时序 （2）存储器写周期→由4个T状态组成
存储器写周期时序
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4.总线控制器8288 AIOWC I/O超前写.同IOWC，超前一个时钟脉冲 INTA 中断响应命令

总线控制信号
DT/R
DEN ALE
数据发送/接收信号
数据允许信号
MCE/PDEN
设备级联允许/外部数据允许信号
地址锁存信号 21
5.最小组态下的8088CPU系统 典型的最小组态下的8088 CPU系统如图 ：
三态地址锁存器8282、74LS373 14
74LS373→8D锁存器，其引线排列和功能为：
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2.双向总线驱动器
→增强8088的负载能力
74LS245→8总线传送器，引线排列如图：
功能： 输出允许G 传送方向DIR L H L L H ×
操作 A →B B →A 隔离
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3.时钟发生器8284A
4.3
Pentium的CPU总线
35
4.3
Pentium的CPU总线
1.地址线及控制信号 A31～A3 地址线.双向.低3位地址 A2～A0不对外， 用于组合成字节允许信号BE7～BE0 AP 地址的偶校验码输出线 ADS 地址状态信号 A20M A20 以上的地址线屏蔽信号 .与ISA总线兼容 的计算机系统中必须有该信号 APCHK 地址校验出错信号. 在读取Cache时， Pentium会对地址进行偶校验，如有错，则该信号输 出低电平
最大组态时存储器写周期时序
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3.最大组态下的时序 （3）I/O读和I/O写周期→由5个T状态组成
最大组态时I/O读周期和I/O写周期时序
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第四章
4.1 4.2 4.3 4.4 4.5 4.6
总线概述
总线
8086/8088的CPU总线与时序 Pentium的CPU总线
局部总线 通用外部总线 Pentium微型计算机系统 34
5
8088CPU的引线信号： 1.地址和数据线 2.控制和状态线 3.电源和定时线 控制 工作在 什么 组态
状态与 高4位地址 分时复用
数据与 低8位地址 分时复用
最大 （最小） 组态下 的控制 信号 与组态无关 的引线
电源和定时线
8088 CPU引线的排列
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1.地址和数据线
（1）AD7～AD0 低8位地址/数据线.利用内部的多
4.2 8086/8088的CPU总线
4.2.1 8086/8088的引线及功能
8086/8088均为40条引线、双列直插式封装，某些引线 有多重功能，其功能转换有两种情况：一种是分时复用， 另一种是按组态定义. 用8088微处理器构成系统时，有两种不同的组态： 最小组态→用8088微处理器构成一个较小系统，即所连 的存储器容量不大，I/O端口也不多，此时系统的控制 总线由8088直接提供. 最大组态→用8088构成一个较大系统时，系统的控制信 号不能由CPU直接提供，而必须由总线控制器控制产生.

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4.3
Pentium的CPU总线
4.Cache控制信号






CACHE Cache控制信号 EADS 外部地址有效信号 KEN Cache允许信号 FLUSH Cache擦除信号 AHOLD 地址保持请求信号 PCD和PWT 片外Cache控制信号 WB/WT 片内 Cache回写／通写选择信号 HIT和HITM Cache命中信号和命中Cache的状态信号 INV 无效请求信号 39

电路：
状态译码 →对S0～S2译码 命令信号发生器 →产生命令信号 控制信号产生器 →产生总线控制信号； 控制逻辑 →控制8288工作方式。
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4.总线控制器8288

命令信号
MRDC 存储器读命令.通知被选中单元，把数据发送到 数据总线上
MWTC 存储器写命令.把数据线上的数据，写入被选中 存储单元 IORC I/O读命令.通知被选中I/O口，把数据发送到数 据总线上 IOWC AMWC I/O写命令.把数据线上的数据写入被选中I/O口 存储器超前写.同MWTC，只是提前一个时钟脉冲
行的，它们都需要一定的时间
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T状态→CPU处理动作的最小单位，即一个时钟周期. 如：8088的时钟频率为5MHz，故时钟周期或1个T状态为 200ns

指令周期→执行一条指令所需要的时间. 8088中不同指令的指令周期是不等长的.最短2个时钟周 期，最长200个时钟周期（如：16位乘除法指令）



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6.最大组态下的8088CPU系统
最大组态下的8088 CPU系统如图 ：
系统地址总线
系统数据总线
8088工作于最大组态 管理系统中断 8288控制形成 控制总线 8288工作在 系统总线方式
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4.2.3 8088的时序
1.指令周期、总线周期和T状态 计算机是在程序控制下工作的，每条指令的执 行，都要经过取指，译码，执行三个阶段，这些 操作都是在时钟脉冲CLK的统一控制下一步一步进

总线上任一部件发送的信息，系统内连接到总线 上的部件均可收到
信息传输时，每次只能有一个发送部件可利用总 线给一个接收部件发送信息 3

第四章
4.1 4.2 4.3 4.4 4.5 4.6
总线概述
总线
8086/8088的CPU总线 Pentium的CPU总线 局部总线 通用外部总线 Pentium微型计算机系统 4
4.3
Pentium的CPU总线
5.系统控制信号

INTR 可屏蔽中断请求信号 NMI 非屏蔽中断请求信号


RESET 系统复位信号
INIT 初始化信号 CLK 系统时钟信号
40
4.3
Pentium的CPU总线
6.总线仲裁信号 HOLD 总线请求信号


HLDA 总线请求响应信号
BREQ 总线周期请求信号
系统地址总线
8088工作于最小组态
系统数据总线 系统控制总线
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5.最小组态下的8088CPU系统
A19～A16，A7～A0为分时复用线，必须用地址锁存器 74LS373或8282把这12位地址锁存.A15～A8不用锁存.在 此全部锁存 数据线可加双向驱动器，也可直接输出（小系统）. 用8088的数据允许信号DEN接245的OE， 8088的的收发 控制DT/R接245的DIR 8088的控制线可直接作系统 控制总线，RD、WR和IO/M经组 合形成存储器读/写信号和 I/O读/写信号.组合逻辑电路 如右图所示：
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3.电源和定时线

VCC 电源线.要求加5V±10%的电压

GND 地线.8086/8088有两条地线，这两条地线都 要接地
CLK 时钟信号.一般由时钟信号发生器8284输出， 它提供8088的定时操作.8088的标准时钟频率为 5MHz

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4.2.2
8088的CPU系统
1.地址锁存器
8088在访问存储器或I/O设备时，低8位/高4位地 址与数据/状态分时复用，先输出地址，后输出数 据/状态，为了不使先送出的地址丢失，用8088组 建系统时，必须用地址锁存器


HOLD 保持请求信号.用于直接存储器存取操作，即 DMA请求输入信号
HLDA 保持响应信号.DMA响应回答信号
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2.控制和状态线
(3)最大组态下的控制信号线

S2，S1，S0 3个状态信号. 其译码输出作为8088工作 在最大组态时，对存储器和I/O端的口读/写操作信号. 3个状态信号与CPU所执行的操作见P177,表4-1 RQ/GT0、RQ/GT1 总线请求/允许信号. 双向，低电平 有效. 两个外设同时发出总线请求时，RQ/GT0优先权 高于RQ/GT1 LOCK 锁定信号.低电平有效.该信号由前缀指令LOCK使 其有效；有效时，别的总线设备不能取得对系统3总线 的控制权
8088内部没有时钟信号产生电路。而用8284向8088 及系统提供符合定时要求的时钟信号CLK、准备好 信号READY、复位信号RESET 其内部结构的框图如下图所示：
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3.时钟发生器8284A
8284A的框图
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4.总线控制器8288

作用：工作在最大组态时，8088不直接提供总线控制信
号（如ALE、存储器读/写、I/O读写等），它只提供状态 信号S0～S2，8288对状态信号译码转换为总线控制信号
3.总线周期控制信号
D/C 数据／控制信号.高电平→当前总线周期传输 的是数据，低电平→当前总线周期传输的是指令 M/IO 存储器/输入输出访问信号.高电平访存，低 电平访问I/O端口 W/R 读/写信号.高电平→写操作，低电平→读操作 LOCK 总线封锁信号.低电平有效 BRDY 突发就绪信号 NA 下一个地址有效信号 SCYC 分割周期信号



QS0，QS1 队列状态信号.用于提供8088指令队列状态
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2.控制和状态线
(4)与组态无关的引线




RD 读选通信号.低电平时有效，表示正在进行存储器 或I/O读操作 READY 准备就绪信号.是CPU寻址的存储器或I/O口送 来的响应信号 TEST 测试信号.它是由WAIT指令测试的信号.低电平 时，执行WAIT后面的指令；高电平时，CPU进入空转 等待状态 INTR 中断请求信号.它是外设发来的可屏蔽中断请求 信号，可由标志寄存器中的中断允许标志位来屏蔽 NMI 非屏蔽中断请求信号.它是边沿触发信号，是不 可屏蔽的 RESET 复位信号
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2.最小组态下的时序 （3）输入周期和输出周期
输入周期和读周期时序基本相同
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2.最小组态下的时序 （3）输入周期和输出周期
输出周期和写周期时序基本相同
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3.最大组态下的时序 （1）存储器读周期→由4个T状态组成
最大组态时存储器读周期时序
31
3.最大组态下的时序 （2）存储器写周期→由4个T状态组成
微机原理、汇编与接口技术
朱定华
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第四章
4.1
总线概述
总线
4.2
4.3 4.4 4.5 4.6
8086/8088的CPU总线 Pentium的CPU总线 局部总线 通用外部总线 Pentium微型计算机系统 2
4.1 总线概述
总线是一种数据通道，系统各部件共享



总线可同时挂接多个部件
总线分为：内部总线、局部总线、外部总线