选1多路选择器
EDA实验二4选1多路选择器设计实验
一、实验目的
进一步熟悉QuartusII 的VHDL 文本设计流程、组合电路的设计仿真和测试。
二、实验内容
实验内容一：根据 4.1流程，利用QuartusII 完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。
实验内容二：对VHDL 不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。
三、实验记录
1.when-else语句设计的4选1多路选择器
a).利用when-else语句的vhdl程序
library ieee;
use ieee.std_logic_1164.all;
entity mux41a is
port(
a,b,c,d,s0,s1:in std_logic;
y:out std_logic);
end entity mux41a;
architecture one of mux41a is
begin
y<= a when s0='0' and s1='0' else
b when s0='1' and s1='0' else
c when s0='0' an
d s1='1' else
d;
end architecture one;
备注
以上是when-else语句设计的4选1多路选择器的vhdl描述。程序中应该注意的有以下几点
A.一：实体的命名要和工程名相同，并且不能是中文的或者以数字开头；
B.二：when-else语句具有最高赋值优先级；
b).when-else语句设计的4选1多路选择器的RTL图
图（1）when-else语句设计的4选1多路选择器的RTL图
c).when-else语句设计的4选1多路选择器的时序仿真波形图
图（2）when-else语句设计的4选1多路选择器的时序仿真波形图d).when-else语句设计的4选1多路选择器功能仿真波形图
图（3）when-else语句设计的4选1多路选择器功能仿真波形图
2.if-then语句设计的4选1多路选择器
a).利用when-else语句的vhdl程序
library ieee;
use ieee.std_logic_1164.all;
entity mux41b is
port(
a,b,c,d,s0,s1:in std_logic;
y:out std_logic);
end entity mux41b;
architecture one of mux41b is
begin
process (a,b,c,d,s0,s1) begin
if s0='0' and s1='0' then y<= a;end if;
if s0='1' and s1='0' then y<= b;end if;
if s0='0' and s1='1' then y<= c;end if;
if s0='1' and s1='1' then y<= d;end if;
end process;
end architecture one;
备注：
以上是if—then语句设计的4选1多路选择器的vhdl描述。值得注意以下几点：
A.程序开头应该包含std_logic_1164.all这个程序库包添加进去（由于在定义端口是端口号
的类型为std_logic）；
B.进程语句应该将能够导致本进程启动的信号加到进程后的敏感信号表中，这能才能使得
进程更加具有一般意义；
C.每一条的if-then语句后都应该以endif结束；
b).if-then语句设计的4选1多路选择器的RTL图
图（4）if-then语句设计的4选1多路选择器的RTL图
`
c).if-then语句设计的4选1多路选择器的时序仿真波形图
图（5）if-then语句设计的4选1多路选择器的时序仿真波形图
d).if-then语句设计的4选1多路选择器的功能仿真波形图
图（6）if-then语句设计的4选1多路选择器的功能仿真波形图
3.case语句设计的4选1多路选择器
a).利用case语句的vhdl程序
library ieee;
use ieee.std_logic_1164.all;
entity mux41d is
port(
a,b,c,d,s0,s1:in std_logic;
y:out std_logic);
end entity mux41d;
architecture one of mux41d is
signal s:std_logic_vector(1 downto 0);
begin
s <= s0 & s1;
process(s) begin
case s is
when "00" => y<= a;
when "10" => y<= b;
when "01" => y<= c;
when "11" => y<= d;
when others =>null;
end case;
end process;
end architecture one;
b).case语句设计的4选1多路选择器的RTL图
图（7）case语句设计的4选1多路选择器的RTL图
c).case语句设计的4选1多路选择器的时序仿真图
图（8）case语句设计的4选1多路选择器的时序仿真图
d).case语句设计的4选1多路选择器的功能仿真图
图（9）case语句设计的4选1多路选择器的功能仿真图
实验总结
一、通过上面的三种不同vhdl语言的描述的4选1多路选择器的仿真结果可以看出，在相
同的输入信号的条件下，实验的结果是相同的。
二、对比与功能仿真与时序仿真，我们可以看出功能仿真是一种理想的实验结果，而时序仿
真却存在这毛刺现象。这就是逻辑电路存在的竞争冒险等原因引起的毛刺现象。
三、对比三种不同vhdl语言的描述，其RTl图也存在这不同。由于if—then采用了进程语
句，所以RTl图与when—else语句描述时的RTl图有逻辑上的一点不同，但是大致框架相似。而case语句描述的4选1多路选择器的RTL图就存在这很大的不同。
四、单从RTL视图来看,二者综合后的结果是有明显区别的。If…else趋向于有优先级的结
构，而case则是并行的结构。
但是我们可以从以下两个方面来对比if-then描述和case描述； 它们所占用的资源
从上面可以看出，二者资源占用的情况基本是完全一样。
再看他们的Technology Map Viewer
If-then结构的Technology Map Viewer
图（10）If-then结构的Technology Map Viewer
Case结构的Technology Map Viewer
图（11）Case结构的Technology Map Viewer
备注：
上面两者完全一致，所以我们可以看出，虽然RTL图两者是不同的，但是他们的实现都是并行的，而且完全一致。
通过查阅相关资料知道，这样的结果是由于软件升级的同时，if-then和case 语句机构的优化也随着软件升级，已经不再简单的交给用户的代码来决定，而是默认优化了。
（本实验的结果是本人在quartus II 9.1上运行得出的结果。）
实验3-组合逻辑电路数据选择器实验
南通大学计算机科学与技术学院计算机数字逻辑设计 实验报告书 实验名组合逻辑电路数据选择器实验 班级_____计嵌151_______________ 姓名_____张耀_____________________ 指导教师顾晖 日期 2016-11-03
目录 实验一组合逻辑电路数据选择器实验 (1) 1.实验目的 (1) 2.实验用器件和仪表 (1) 3.实验内容 (1) 4.电路原理图 (1) 5.实验过程及数据记录 (2) 6.实验数据分析与小结 (9) 7.实验心得体会 (9)
实验三组合逻辑电路数据选择器实验 1 实验目的 1. 熟悉集成数据选择器的逻辑功能及测试方法。 2. 学会用集成数据选择器进行逻辑设计。 2 实验用器件和仪表 1、8 选 1 数据选择器 74HC251 1 片 3 实验内容 1、基本组合逻辑电路的搭建与测量 2、数据选择器的使用 3、利用两个 74HC251 芯片（或 74HC151 芯片）和其他辅助元件，设计搭建 16 路选 1 的电路。 4 电路原理图 1、基本组合逻辑电路的搭建与测量 2、数据选择器的使用
3、利用两个 74HC251 芯片（或 74HC151 芯片）和其他辅助元件，设计搭建 16 路选 1 的 电路。 5 实验过程及数据记录 1、基本组合逻辑电路的搭建与测量 用 2 片 74LS00 组成图 3.1 所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。
图 3.1 组合逻辑电路 （2）先按图 3.1 写出 Y1、Y2 的逻辑表达式并化简。 Y1==A·B ·A =A + A·B=A + B Y2=B·C ·B·A = A · B+ B ·C （3）图中 A、B、C 接逻辑开关，Y1，Y2 接发光管或逻辑终端电平显示。（4）改变 A、B、C 输入的状态，观测并填表写出 Y1，Y2 的输出状态。 表 3.1 组合电路记录
2选1多路选择器 EDA实验报告
EDA实验报告 学生姓名：asfmla;m 学号：eafvpa[cv专业班级：电子3班 组合电路设计 一、实验目的 熟悉quartusⅡ的VHDL文本设计全过程，学习简单组合电路的设计、多层次电路设计、仿真。 二、实验内容 实验内容：首先利用quartusⅡ完成2选1多路选择器（例4-3）的文本编译输入（mux21a.vhd）和仿真测试等步骤，最后在实验系统上硬件测试，验证此设计的功能。将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。引脚锁定以及硬件下载测试。建议选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256HZ信号，clock5接1024HZ信号，clock2接8HZ信号。最后选行编译、下载和硬件测试实验。 三、实验器材 Quartus II软件。 四、设计思路/原理图 五、实验程序 实验内容1：二选一： library ieee; use ieee.std_logic_1164.all; entity mux21a is port(a,b: in std_logic; s: in std_logic; y: out std_logic); end entity; architecture dataflow of mux21a is begin
y<=a when s='0' else b; end architecture; 实验内容2：三选一 library ieee; use ieee.std_logic_1164.all; entity mux31a is port(a1,a2,a3: in std_logic; s0,s1: in std_logic; outy: out std_logic); end entity mux31a; architecture m31a of mux31a is component mux21a port( a,b: in std_logic; s: in std_logic; y: out std_logic); end component; signal tmp: std_logic; begin u1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture; 六、实验步骤 在E盘新建一个文件夹，用于存放工程。打开quartus，新建工程，然后选择新建VHDL 文件，命名为mux21a。在VHDL编辑窗口中输入实验程序后，进行编译、仿真；在实验一的基础上，新建VHDL文件，命名为mux31a。在VHDL编辑窗口中输入实验程序后，进行编译、综合、仿真；最后进行硬件测试。 七、仿真波形分析 二选一波形： 分析：当s=0时，y=a；当s=1时，y=b。 三选一综合图形及其波形
数字电路实验报告——数据选择器
第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号
S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y
四选一数据选择器源程序
四选一数据选择器源程序 Library ieee; Use ieee.std_logic_1164.all; Entity mux4_2 is Port (din: in std_logic_vector(3 downto 0); a,b : in std_logic; S: out std_logic); End; Architecture with_when of mux4_2 is Signal sel : std_logic_vector(1 downto 0); Begin Sel<=a&b; S<=din(0) when sel=“00”else din(1)when sel= “01” else din(2)when sel= “10” else din(3);---见程序说明。 Architecture with_select of mux4 is Signal sel :std_logic_vector（1 downto 0）; begin sel<=a&b; with sel select s<=din(0) when “00”, s<=din(1) when “01”,
s<=din(2) when “10”, s<=din(3) when “11”, …Z?when others; End; 程序说明： 1.本程序中含有两个结构体，with_when和with_select,max+plus软 件系统自动执行几何位置处于最后的机构体with_select. 2.结构体with_when是用并行条件信号赋值语句描述四选一数据选 择器。注意，最后一个输出din(3)不含有when子句；在s表达式中只有一个分号（；）。 3.结构体with_select.是用并行选择信号赋值语句描述四选一数据选 择器。注意，选择信号赋值语句中选择条件与case语句相似，不允许条件重叠和涵盖不全。由于a,b的值除了‘1’‘0’外，还有其他7个值，所以要用when others代表其他值，以穷尽所有可能值。 4.同一个设计任务，可以用不同的语句进行描述， 5.本程序中din为输入4位矢量信号。 实例2 3线----8线译码器 一、设计任务 描述一个3线-8线译码器，使能端为g1、g2a、g3b，地址选择端为a、 b、c，输出端为总线y。 二、算法设计
数字电路实验二
实验2 数据选择器功能测试及设计应用 王玉通信工程 2012117266 一、实验目的 1.掌握中规模集成数据选择器的逻辑功能及测试方法。 2.掌握数据选择器的工作原理及使用方法。 二、实验仪器设备与主要器件 试验箱一个；双踪示波器一台；稳压电源一台。 双4选1数据选择器74LS153；8选1数据选择器74LS151和75LS251. 三、实验原理 能够实现从多路数据中选择一路进行传输的电路叫做数据选择器。数据选择器又称多路选择器，是中规模集成电路中应用非常广泛的组合逻辑部件之一。它是一种与分配器过程相反的器件。它有若干个数据输入端，D0，D1，D2，……，若干个控制输入端A0，A1……和一个或两个输出端Q（或Q非）。当控制输入码A0，A1……具有不同数据组合时，将选择组合码所对应的二进制数Dx输出。由于控制输入端的作用是选择数据输入端的地址，故又称为地址码输入端。 目前常用的数据选择器有2选1、4选1、8选1等多种类型。本实验主要熟悉4选1和8选1数据选择器。 四、实验内容与结果 1.测试74LS153的逻辑功能。 电路如下图： 测试结果为： A0 A1 s1s2Q1 Q2 * * 1 1 0 0 0 0 0 0 1D0 2D0 0 1 0 0 1D1 2D1 1 0 0 0 1D 2 2D2 1 1 0 0 1D3 2D3 2.用多路选择器设计实现一个8421-CD非法码检测电路。使得当输入端为非法码组合时输出1，否则为0.二进制数与BCD码的对应关系如下。写出函数Y的表达式，并进行化简，然后画出电路图，接线调试电路，用发光二极管显示输出结果，观察是否与表2-2-5相符。设
电子线路基础数字电路实验4 数据选择器
实验四数据选择器 一、实验目的 1. 熟悉中规模集成数据选择器的逻辑功能及测试方法。 2. 学习用集成数据选择器进行逻辑设计。 二、实验原理 数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。它有若干个数据输入端D0、D1、…，若干个控制输入端A0、A1、…和一个输出端Y0。在控制输入端加上适当的信号，即可从多个输入数据源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。 中规模集成芯片74LS153为双四选一数据选择器，引脚排列如图7—1所示，其中D0，D1，D2，D3为四个数据输入端，Y为输出端，A1，A2为控制输入端(或称地址端)同时控制两个四选一数据选择器的工作，G为工作状态选择端(或称使能端)。74LS153的逻辑功能如表7—1所示，当1 =G G时电路不工作，此 1= 2 ) ( 时无论A1、A0处于什么状态，输出Y总为零，即禁止所有数据输出，当( =G G时，电路正常工作，被选择的数据送到输出端，如A1A0=01，则选1= ) 2 中数据D1输出。 图7—1 图7—2 表7—1
当G =0时，74LS153的逻辑表达式为 中规模集成芯片74LS151为八选一数据选择器，引脚排列如图7—2所示。其中D 0—D 7为数据输入端，)(Y Y 为输出端，A 2、A 1、A 0为地址端，74LS151的逻辑功能如表7—2所示。逻辑表达式为 数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。本实验内容为用数据选择器设计函数发生器。 用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函数化简是没有意义的。 表7—2 例：用八选一数据选择器实现逻辑函数 CA BC AB F +== D A A D A A D A A D A A Y 3 1 2 1 1 1 1 +++= D A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A Y 7 2 6 1 2 5 1 2 4 1 2 3 1 2 2 1 2 1 1 2 1 2 +++ ++++=
选多路选择器
选多路选择器 部门： xxx 时间： xxx 整理范文，仅供参考，可下载自行编辑
EDA实验二4选1多路选择器设计实验 一、实验目的 进一步熟悉 QuartusII 的 VHDL 文本设计流程、组合电路的设计仿真和测试。 二、实验内容 实验内容一：根据4.1流程，利用 QuartusII 完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波 形。 b5E2RGbCAP 实验内容二：对 VHDL 不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。 三、实验记录 1.when-else语句设计的4选1多路选择器 a>.利用when-else语句的vhdl程序 library ieee。 use ieee.std_logic_1164.all。 entity mux41a is port( a,b,c,d,s0,s1:in std_logic。 y:out std_logic>。 end entity mux41a。 architecture one of mux41a is begin
y<= a when s0='0' and s1='0' else b when s0='1' and s1='0' else c when s0='0' an d s1='1' else d。 end architecture one。 备注 以上是when-else语句设计的4选1多路选择器的vhdl描述。程序中应该注意的有以下几点 A.一：实体的命名要和工程名相同，并且不能是中文的或者以数字 开头； B.二：when-else语句具有最高赋值优先级； b>.when-else语句设计的4选1多路选择器的RTL图 图<1）when-else语句设计的4选1多路选择器的RTL图 c>.when-else语句设计的4选1多路选择器的时序仿真波形图
实验二 数据选择器及其应用
实验二数据选择器及其应用 一、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4－1所示，图中有四路数据D0～D3，通过选择控制信号A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。 图4－1 4选1数据选择器示意图图4－2 74LS151引脚排列 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。 数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。
二、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法； 2、学习用数据选择器构成组合逻辑电路的方法。 三、实验设备与器件 1、+5V直流电源 2、逻辑电平开关 3、逻辑电平显示器 4、74LS151(或CC4512) 74LS153(或CC4539) 四、实验内容 1、测试数据选择器74LS151的逻辑功能。 接图4－7接线，地址端A2、A1、A0、数据端D0～D7、使能端S接逻辑开关，输出端Q接逻辑电平显示器，按74LS151功能表逐项进行测试，记录测试结果。 图4－7 74LS151逻辑功能测试
2、测试74LS153的逻辑功能。 测试方法及步骤同上，记录之。 逻辑功能见下表： 3、用8选1数据选择器74LS151设计三输入多数表决电路。 1）写出设计过程 有三个人进行表决，当其中任意两个人赞同时，输出为真，否则输出为假。真值表如下:
八选一数据选择器和四位数据比较器verilog实验报告)
Verilog HDV 数字设计与综合 实验报告 微电子0901班 姓名：袁东明 _ 学号：_04094026 一、实验课题： 1.八选一数据选择器 2.四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3'd0 : out=a;
3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=1;
VHDL实验报告一2选1多路选择器
实验一 实验目的： 熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试 二、实验内容 内容（一）用vhdl语言设计2选1多路选择器 参考例3-1程序设计如下： library ieee; use mux21a is port (a,b,s:in bit; y: out bit); end entity mux21a; architecture one of mux21a is begin y<=a when s='0' else b; end architecture one 全程编译后软件提示0错误，3警告，可以继续下面仿真操作。 程序分析： 这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。 时序仿真及分析： 时序仿真输入图： 时序仿真输出图： 时序分析： 由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b 下载和硬件测试： 引脚锁定图： 程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz 信号，clock2接8Hz信号。通过键一控制s，当键一进行切换时，明显能听到扬声器发出两种不同音调的声音。 实验内容（二）双二选一多路选择器设计
程序设计： library ieee; use mux21a is port (a,b,s:in bit; y: out bit); end entity mux21a; architecture one of mux21a is begin y<=a when s='0' else b; end architecture one; entity muxk is port (a1,a2,a3,s0,s1:in bit; outy:out bit); end entity muxk; architecture bhv of muxk is component mux21a port (a,b,s:in bit; y:out bit); end component; signal tmp: bit; begin u1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp); u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy); end architecture bhv; 全程编译后软件提示0错误，2警告 程序分析： 这是一个双2选1多路选择器，a1、a2和a3分别为两个数字输入端的端口名，s0、s1为通道选择控制信号输入端的端口名，outy为输出端的端口名。实体mux21a是一个2选一选通电路，实体muxk是元件的例化，其作用是将两个mux21a组合成一个3选1多路选择器。 时序仿真及分析： 时序仿真输入图 时序仿真输出图 时序分析: 从仿真出来的结果，我们不难发现，s0和s1做为a1、a2、a3的选通控制信号。当s0=0.、s1=0时，outy输出a1；当s0=0.、s1=1时，outy输出a2；当s0=1.、s1=0时，outy输出a1；当s1=1.、s2=1时，outy输出a3； 下载和硬件测试： 引脚锁定图
实验五 数据选择器及应用
实验五 数据选择器及应用 [实验目的] 1、掌握数据选择器的工作原理及逻辑功能。 2、熟悉74LS153和74LS151的管脚排列和测试方法。 3、学习用数据选择器构成组合逻辑电路的方法。 [实验仪器及元器件] THD-1型数字电路实验箱，数字万用表，双踪示波器，集成电路（74LS00 四-2输入与非门、4LS32四-2输入或门、4LS86四-2输入异或门、 74LS153双四选一数据选择器、74LS151 八选一数据选择器），信号线（电缆），各种导线。 [实验任务] 1、用双四选一数据选择器74LS153实现一位全减器。 2、用双四选一数据选择器74LS153设计一个四位奇偶校验器。 3、用八选一数据选择器74LS151设计一个多数表决电路。 4、用Multisim8进行仿真，并在实验仪器上实现。 [实验原理] 数据选择器又称多路转换器或多路开关，其功能是在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其 送到一个公共输出端。数据选择器的功能类似一个多掷开关，如图4-23所示，图中有四路数据D 0 ～ D 3通过选择控制信号A 1、A 0（地址码）从四路数据中选中某一路数据送至输出端Y 。 一个n 个地址端的数据选择器，具有2n 个数据选择功能。例如：数据选择器（74LS153），n = 2，可 完成四选一的功能；数据选择器（74LS151），n = 3，可 完成八选一的功能。 1、双四选一数据选择器74LS153 所谓双4选1数据选择器就是在一块集成芯片上 有两个4选1 数据选择器。集成芯片引脚排列如图 A 1 A 0 地址码 D 0 D D D 数 据输 入 Y 输 出 图4-23 四选一数据选择器 4-24 74LS153引脚排列
实验二4选1数据选择器的设计
实验二 4选1数据选择器的设计 实验学时：2学时 实验类型：设计 实验要求：必做 一、实验目的 通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。 图1 4选1数据选择器原理图 图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。 三、实验内容 设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。
四、实验步骤 1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。 2）保存好原理图文件，以为文件名保存在工程目录中。执行Compiler命令对设计文件进行编译。执行Create Default Symbol命令，可为4选1数据选择器生成一个元件符号。 3）在波形编辑方式下，编辑的波形文件，并完成输入信号d3,d2,d1和d0，控制信号s1和s0电平的设置。波形文件编辑结束后以为波形文件名存盘。执行仿真器Simulator命令，仿真开始，观察仿真波形进行设计电路的功能验证。 五、实验结果 1. 4选1数据选择器的逻辑功能及真值表 2.仿真波形
4选1数据选择器
电子设计技术课程设计 四位加法器 姓名：黄政 学号：2011059605 班级：通信工程zb421101 指导教师：郑雪娇 2013年12月26日 1
一、设计目的 1. 熟练使用Verilog HDL语言在mux plusⅡ软件平台上编写程序，完成编译工作。 2.学习VHDL程序中数据对象、数据类型、顺序语句、并行语句的综合使用，了解VHDL程序的基本结构。 3.掌握使用EDA工具设计数字系统的设计思路和设计方法。学习VHDL基本逻辑电路的综合设计应用。 4.学习实验开发系统的使用方法。 二、设计内容 1、设计并调试好一个4选1数据选择器。 2、仿真、分析结果、绘制波形 三、设计过程 1、程序的设计 打开mux plusⅡ，单击file，选择new ，选择Editor file类型。进行文本编辑，编辑完成后并以“max4_1.vhd”(注意后缀是．Vhd)为文件名，存在自己建立的工程目录D:\（自己的文件夹）内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。程序设计内容如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT(D3,D2,D1,D0,A1,A0,EN:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY MUX41A; ARCHITECTURE ONE OF MUX41A IS BEGIN Y<=D0 WHEN A1='0' AND A0='0' AND EN='1' ELSE D1 WHEN A1='0' AND A0='1' AND EN='1' ELSE D2 WHEN A1='1' AND A0='0' AND EN='1'
实验二 数据选择器
实验二数据选择器 院系：信息科学与技术学院 专业：电子信息工程 姓名：刘晓旭 学号：2011117147
一．实验目的 1.掌握中规模集成数据选择器的逻辑功能及测试方法。 2.学习数据选择器的使用方法。 二．实验仪器及器材 稳压电源，数字多用表，四选一数据选择器74LS153，八选一数据选择器74LS151。 三 .实验原理 数据选择器又称多路选择器，是中规模集成电路中应用非常广泛的组合逻辑部件之一。它有若干个数据输入端D0 ,D1......，若干个控制输入端A0 ,A1 ......和一个两个输出Q,Q’。当A0，A1......数据不同时，将选择与其相应的输入控制端D X输出，由于控制输入端的作用是选择数据输入端的地址，故又称为地址输入端。 四．实验内容 1．利用逻辑电平产生电路和逻辑电平指示电路测试74LS153的逻辑功能，验证是否和功能表一致。 实验目的：利用逻辑电平产生电路和逻辑电平指示电路测试74LS153的逻辑功能，验证是否和功能表一致。 实验器材：直流电压源，开关，74LS153，电灯，逻辑控制开关 实验内容：测试74LS153的逻辑功能 74LS153为两个四选一数据选择器，S1’,S2’是每一个选择器的选通输入端，低电平有效。 A0，A1为公共的控制输入信号。1D0，1D1....1D3，2D0，2D1...2D3分别是每一选择器的数据输入端。 电路如图1 图1
74LS153的逻辑功能表2.1 注：测试过程中1G,2G 始终接地。当A,B 为00.01,10,11不同情况时，分别对应于1C 0, 2C 0; 1C 1,, 2C 1; 1C 2, 2C 2; 1C 3, 2C 3;的开关接上高电平，灯泡会发光，从真值表所列的功能来看，74LS153符合其逻辑功能。 2．设计一位二进制数A 和B 的比较器。 实验目的：用74LS153设计出一位二进制数A 和B 的比较器。 实验器材：74LS153，单刀双掷开关，直流电源，灯泡。 实验内容：当接至高电平时代表1，接至低电平时代表0； A>B 时，x1亮；AB I ,则地址码为 01，根据电路图看出Y 1Y 2=10;若A I 数据选择器
深圳大学实验报告 实验课程名称：数字逻辑与数字系统 实验项目名称：数据选择器 学院：计算机与软件学院 报告人：陈文强学号：2012150295 班级：6班同组人：陈亚伟 指导教师：俞航老师 实验时间：2013-11-4 实验报告提交时间：2013-11-17
一、 说明 数据选择器是常用的组合逻辑电路之一。它有若干个数据输入端D0、D1……，若干个控制输入端、A0、A1、……和一个输出端Y 。在控制输入端加上适当的信号，即可从多个数据输入源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序地逻辑部件，也可以用来构成逻辑函数发生器，其方法简便，线路简单。4选1数据选择器的逻辑表达式为 10100112103Y=A A D+A A D A A D A A D ++ 所以对于任意给定的三输入变量的逻辑函数均可用4选1数据选择器来实现。同理，8选1数据选择器的逻辑表达式为 21021202110000112103204205216217Y=A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A D +++++++所以对于任意给定的四输入变量的逻辑函数均可用8选1数据选择器来实现。采用比较法用数据选择器实现单输出函数的设计步骤如下： （1） 选择接到数据选择端的函数变量。 （2） 写出数据选择器输出的逻辑表达式。 （3） 将要实现的逻辑函数转换为标准与或表达式。 （4） 对照数据选择器输出表达式和待实现函数的表达式，确定数据输入端的值。 （5） 连接电路。 二、 实验仪器与材料 RXB-1B 数字电路实验箱 器件 74LS00 四2输入与非门 74LS153 双4选1数据选择器 三、 实验任务 任务一：双4选1数据选择器74LS153功能测试 将双4选1数据选择器74LS153插入实验系统的IC 空插座中。按图2.2.1接线，把数据输入端1D3、1D2、1D0、控制输入端A1、A0和能使IST 接至DLE —6型数字电路实验箱的任意7个逻辑电平开关，输出1Y 接至实验箱电平显示器的任一LED ，设计表2.2.1中的输入状态并将结果填入表2.2.1中。 输入 输出 使能端 地址端 数据端 Y Y 1ST A1 A0 D3 D2 D1 D0 理论值 实测值 表2.2.1
实验二数据选择器
实验二数据选择器功能测试及设计应用 实验目的 1、掌握中规模集成数据选择器的逻辑功能及测试方法。 2、掌握数据选择器的使用方法。 一、实验仪器及器材 稳压电源、实验箱一个、双四选数据选择器74LS153、八选一数据选择器74LS151。 二、实验原理 1、4选1数据选择器 中规模集成电路74LS153为双四选数据选择器，其逻辑符号如图2-2-1所示，其中，1S、S分别为两个数据选择器的选通输入端，低电平有效。A0,、A1为公告控制输入端地址端，2 1D0、1D1、1D2、1D3与2D0、2D1、2D2、2D3分别为两个数据选择器的数据输入端，其功能表如表2-2-1所示。 有功能表得逻辑表达式： () =+++ Q A A D A A D A A D A A D S 110101011101210131 () =+++ 210201021102210232 Q A A D A A D A A D A A D S 2、8选1数据选择器74LS151 74LS151是常用的8选1数据选择器，用于各种数字电路和单片机系统的显示电路中。其功能如表2-2-2所示。 表2-2-2 74LS151的功能表
其中，S 为数据选择器的选通端，低电平有效。A0、A1、A2为地址码，D0~D7为数据输入端。 3、数据选择器的应用 （1）多路信号共用一个通道（总线）传输。 （2）变并行码为串行码。 （3）转换4位二进制码为补码。 （4）组成数码比较电路。 （5）实现逻辑函数。 三、实验内容 1,利用逻辑电平产生电路和逻辑电平指示电路测试74LS153的逻辑功能，验证是否和逻辑功能表一致。 1、根据题目可画出电路图为：
实验2 数据选择器功能测试及设计应用
实验2 数据选择器功能测试及设计应用专业：通信工程学号：2012119032 姓名：余海东 2.21 实验目的 1.掌握中规模集成数据选择器的逻辑功能及测试方法。 2.掌握数据选择器的工作原理及使用方法。 2.2.2 实验仪器设备与主要器件 试验箱一个；双踪示波器一台；稳压电源一台。 双4选1数据选择器74LS153；8选1数据选择器74LS151和75LS251. 2.2.3 实验原理 能够实现从多路数据中选择一路进行传输的电路叫做数据选择器。数据选择器又称多路选择器，是中规模集成电路中应用非常广泛的组合逻辑部件之一。它是一种与分配器过程相反的器件。它有若干个数据输入端，D0，D1，D2，……，若干个控制输入端A0，A1……和一个或两个输出端Q（或Q非）。当控制输入码A0，A1……具有不同数据组合时，将选择组合码所对应的二进制数Dx输出。由于控制输入端的作用是选择数据输入端的地址，故又称为地址码输入端。 目前常用的数据选择器有2选1、4选1、8选1等多种类型。本实验主要熟悉4选1和8选1数据选择器。下面分别介绍它们的逻辑功能。 2.24 实验内容 1.测试74LS153的逻辑功能，验证是否和表2-2-1的功能一致。 仿真图：
2.用多路选择器设计实现一个8421-CD非法码检测电路。使得当输入端为非法码组合时输出1，否则为0.二进制数与BCD码的对应关系如下。写出函数Y的表达式，并进行化简，然后画出电路图，接线调试电路，用发光二极管显示输出结果，观察是否与表2-2-5相符。设Y=0表示发光二极管熄灭，Y=1表示发光二极管点亮。 二进制数与BCD码的对应关系 二进制B BCD码 B3 B2 B1 B0 Q3 Q2 Q1 Q0 Y 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 1 1 1 0 1 1 1 0 1 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 1 0 0 0 0 0 1 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 1 0 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 0 1 1 1 1 1 0 1 0 1 1 表达式: Y=B3(B2B1B0+B2B1B0ˊ+ B2B1ˊB0+ B2B1ˊB0ˊ+ B2ˊB1ˊB0ˊ+ B2ˊB1B0ˊ)由题示真值表化简得Y=B3B2+B3B1 将74LS151的三个地址输入端A、B、C接B1、B2 、B3，将输入D5、D6、D7接1，其他都接0. 仿真图：
数电实验之译码器和数据选择器
实验三译码器和数据选择器 一、实验目的 1、熟悉集成译码器。 2、学习集成译码器和数据选择器的应用。 二、实验仪器及器件 1、双踪示波器 2、实验用元器件 ①74LS139 2 —4 线译码器1片 ②74LS153 双4选1 数据选择器1片 ③74LS00 二输入端四与非门1片 三、预习要求 1、预习译码器及数据选择器功能； 2、熟悉所用集成电路的引线位置。 四、实验内容 1、译码器功能测试 将74LS139 译码器电路按图 2.1 接线，参照表 2.1 输入电平，测试输出状态并填入表中。 2、译码器转换 将双２－４线译码器转换为３－８线译码器。 ⑴画出转换电路图； ⑵在实验箱上接线并验证设计是否正确； ⑶填写该3-8 线译码器功能表2.2。
3、数据选择器的测试及应用 ⑴将双4选1数据选择器74LS153 参照图2.3.2 接线，测试其功能并填写表2.3。 ⑵将实验箱脉冲信号源中固定连续脉冲4 个不同频率的信号接到数据选择器4 个输入端，输出端1Y 接示波器，选择端（A，B）仍按表2.3 状态改变， 分别观察4种不同频率的脉冲信号。
4、七段数码管译码电路 向实验箱上的译码器输入端1A～1D，2A～2D 分别输入8421BCD 码，观察1，2两个数码管显示输出的符号。 五、实验报告 1．总结译码器和数据选择器的使用体会。 2．思考：若输入1010～1111 码，数码管会显示什么符号。 二、Multisim仿真及结果 仿真结果：
使能选择输出 G B A Y0 Y1 Y2 Y3 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 1 1 1 0 1 0 1 0 1 1 1 0 实验数据： 使能选择输出
数字电路实验报告-4选1数据选择器及其应用
电学实验报告模板 实验原理 数据选择器的功能类似一个单刀多掷开关,如图1所示。数据选择器在地址码的控制下，从多路数据输入中选择其中一个并将其送到一个公共的输出端。 图1 数据选择器示意图 1. 4选1数据选择器
图2 4选1数据选择器及其逻辑 图2所示为4选1数据选择器及其逻辑。该电路有4路输入数据和为地址输入。为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。 由图2（b）可以得到该数据选择器的逻辑函数式为 (1) 2. 用4选1数据选择器扩展成8选1数据选择器 8选1数据选择器有8路数据输入，3位地址输入。如果用4选1数据选择器实现8选1，需要2片4选1数据选择器，如图所示。其中,是通过4选1数据选择器的使能控制端接入的。由图5并根据式（1），可以得到 显然实现了8选1的逻辑功能。
图5 用4选1数据选择器扩展成8选1数据选择器实验仪器
实验内容及步骤 1. 测试和验证74HC153的逻辑功能 （1）集成电路芯片74HC153引脚图 74HC153是双4选1数据选择器，芯片内部包含两个独立的、完全相同的4选1数据选择器。图7-5所示为引脚图。每一个4选1数据选择器都设置了一个使能控制端。两个4选1数据选择器共享地址输入端。 图6 74HC151引脚图 （2）测试和验证74HC153的逻辑功能 按图7连接电路。实验数据记录在表7-1。验证74HC153的逻辑功能。
图7 测试74HC151的逻辑功能实验电路 表1 （3）用一片74HC153扩展成8选1数据选择器
图8 74HC153扩展成8选1数据选择器实验电路按图8连接电路。实验数据记录在表2。验证电路的逻辑功能。 表2
8选1数据选择器74LS151
8选1数据选择器74L S15 1 74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。? 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。 （1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。838电子（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。新艺图库 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。工作原理ab126计算公式大全 74LS151功能表: 在数字系统中，往往要求将并行输出的数据转换成串行输出，用数据选择器很容易完成这种转换。例如将四位的并行数据送到四选一数据选择器的数据端上，然后在A1，A0地址输入端周期性顺序给出00 01 10 11,则在输出端将输出串行数据，不断重复。 数据选择器除了能从多路数据中选择输出信号外，还可以实现并行数据到串行数据的转换，作函数发生器等。 1.逻辑特性 (1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。 (2) 构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即 数据选择器的原理 o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。 选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择 一个需要的数据送到输出端Q，为使能端，低电平有效。