基于fpga的等精度频率测量
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基于fpga的等精度频率测量，其基本是，利用两个计数器计数，一个对晶振计数，一个对被测时钟计数，这两个计数器有一个公共的使能端，即是闸门信号，当闸门信号到来时使能计数器计数
Clr模块程序如下
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity clr is
port
(
clk,notq : in std_logic;
clr :buffer std_logic
);
end ;
architecture df of clr is
signal jishu1 :std_logic_vector(31 downto 0);
begin
process(clk,notq) is
begin
if clk'event and clk='0' then
if notq='1' then
if jishu1=x"00000002" then
jishu1<=x"00000000";clr<='1' ;
else
jishu1<=jishu1+1;
clr<='0' ;
end if ;
else
jishu1<=x"00000000";
clr<='0' ;
end if ;
end if ;
end process;
end df ;
jishu模块程序如下
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jishu is
port
(
clk : in std_logic;
q,clr :buffer std_logic
);
end ;
architecture df of jishu is
signal jishu1 :std_logic_vector(31 downto 0); begin
process(clk) is
begin
if clk'event and clk='1' then
if jishu1=x"05F5E0ff" then
jishu1<=x"00000000";clr<='1' ;
q<=not q;
else
jishu1<=jishu1+1;
clr<='0' ;
end if ;
end if ;
end process;
end df ;