课程设计试验报告 九进制计数器

武汉纺织大学《数字逻辑》课程设计报告

题目：九进制计数器

院系：数学与计算机学院

专业班级：计科094

学号：0904681223

学生姓名：李勤

指导教师：朱勇

2011年 5 月20 日

一、 引言

通过对传统数字电路的设计，掌握对数字逻辑设计概念的熟悉。掌握一般同步时序逻辑集成电

路的使用。用常用同步时序逻辑集成电路实现以下逻辑功能

用常用同步时序逻辑集成电路实现以下逻辑功能：九进制计数器。

二、系统介绍：

主要仪器是TOS-2数字电路实验系统。选用的芯片是74LS161

或者74LS163。

三、设计任务及设计原理：

试验设计的目的是计数到九就进一，也就是逢九进一。 但是设计的时候，状态是从0开始，状

态九无法显示出来，我们所看到的只是显示到八，再按一次计数，就跳转到0了。

各种状态：

①R C =0时异步清零。 ②R C =1、LD=0时同步置数。

③R C =D L =1且T CP =P CP =1时，按照4位自然二进制码进行同步二进制计数。 ④ R C =D L =1且T CP ·P CP =0时，计数器状态保持不变。

原理：

要实现计数，我们选择第三种状态。计数的过程中，用的是4输入，那么可以计数到16位。所谓计数，就是来一个信号，计数加一次，直到达到9，就回到初始状态，那么状态应该从0开始：

F=ABCD ,A,B,C,D 分别对应0与1，可变化的状态是： 0000（0），0001（1），0010（2），0011（3)，0100（4)，0101（5)，0110（6)，0111（7)，1000（8)，然后回到0开始，当然在显示中第九个状态是没有的，这里是为了说明表示的是九进制，到1000之后，下一个状态必定是1001（9)，也就是刚要达到1001这个

74LS161

Q 0 Q 1 Q 2 Q 3

(b) 逻辑功能示意图

(a) 引脚排列图 16 15 14 13 12 11 10 974LS161 1 2 3 4 5 6 7 8V CC CO Q

0 Q 1 Q 2 Q 3 CT T LD

CR CP D 0 D 1 D 2 D 3 CT P GND CR D 0 D 1 D 2 D 3

CT T CT P CP

CO LD

状态时马上回到0000。

通过一个与非门，把A,D位与非输出，Y=AD,只要A,D都达到1，那么Y的输出就是0，这样就可以实现控制进位了。

&

1

LD D C B A

Co

CPd

Bo

CPc

cls

四、代码清单：（机房答辩,提交代码）

只需要连线，无代码。

五、程序调试心得体会：

在连线好之后，我使用的是译码器3，按一次开关记一次数，但是，起始数字总是4，然后6，8，再回到4。使用的是译码器的左边2个孔。右边2个孔。为什么起始是值不正确？？难道是逻辑有错。为了检验逻辑的正确性，我把译码器的线连接到了4个灯，4个灯对应4位数，A,B,C,D,结果是灯按照9进制的规则来亮。所以说明逻辑是正确的。

为什么？难道是与译码器相连的4个接孔有顺序关系？但是在改变之后还是一样的结果啊。。。。不解。。。

六、参考文献：

[1] 朱勇,数字逻辑，中国铁道出版社，2007.12

[2] 夏宇闻，Verilog DHL 入门，北京航空大学出版社，2007.5

七、致谢：感谢同学袁盼的一起合作，在连线过程中遇到问题时，一起商量。