基于直接数字合成技术的高速串行信号接收端容限测试新方法

合集下载

PCIE_3.0简介及信号和协议测试方法

PCIE标准是由PCI-SIG组织制定，自从推出以来，1代和2代标准已经在PC和
Server上逐渐普及，用于支持高速显卡以及其它接口卡对于高速数据传输的要求。
出于支持更高总线数据吞吐率的目的，PCI-SIG组织在2010年制定了PCIE 3.0，即
PCIE 3代的规范。目前，PCIE 3.0已经开始出现在一些高端的Server上，而在普通
战。
三、PCIE 3.0的测试
首先要说明的一点是，由于PCIE 3代目前只颁布了Base的规范（即芯片规
范），但CEM规范（即主板和插卡的规范）和测试规范还没有正式发布，所以下
面介绍的方法是基于目前的通用做法，以后随着规范的正式发布，具体测试方法可
能还有变化。
有1代、2代设备的兼容。别看这是个简单的目的，但实现起来可不容易。
我们知道，PCIE 2代在每对差分线上的数据传输速率是5Gbps，相对于1代提
高了1倍；而3代要相对于2代把速率也提高一倍，理所当然的是把数据传输速
率提高到10Gbps。但是就是这个10Gbps把PCI-SIG给难住了，因为PC和Server
PCIE 3.0简介及信号和协议测试方法
安捷伦科技（中国）有限公司：李凯
一、前言
PCI Express（简称PCIE）总线是PCI总线的串行版本，其采用多对高速串行的
差分信号进行高速传输，每对差分线上的信号速率可以是1代的2.5Gbps、2代的
5Gbps以及现在正逐渐开始应用的3代8Gbps。
作都由示波器软件计算，会大大影响测试速度。Agilent公司的90000A/90000X示
波器内部都有硬件的通道相减及S参数运算功能，可以大大提高测试的速度和效率。

一种高速SERDES抖动容限的高效仿真验证方法

一种高速SERDES抖动容限的高效仿真验证方法邵刚;田泽;李世杰;吕俊盛【摘要】文中针对高速SERDES总线接收端的验证提出了一种抖动容限验证方法,有效降低了流片风险。

由于受温度、布线、信道寄生的影响较大,高速SERDES需要保证在恶劣信道,尤其是大的抖动干扰时仍能稳定工作,设计阶段对接收电路抗抖动特性的评估是一个复杂的验证过程,鲜有报道。

文中基于对PCIE,SRIO,FC等信道和协议的研究,提出一种快速高效的RX端抖动容限的验证评估方法。

经验证采用该模型能方便准确地评估RX的特性,经电路流片后,实际测试表明,采用该方法评估的抖动容限结果与测试结果精确符合,可在设计阶段显著优化RX的性能,并大幅降低流片的风险。

%Aiming at high speed SERDES bus validation at the receiving end,put forward a jitter tolerance verification method,effectively reducing the risk of a flow chip. For many factor can affect SERDES,such as temperature,wiring and the parasitic of channel,it needs to work stably in many cases,the assessment of jitter characteristics for the receiving circuit in design phase is a complex validation process, with few reports. Based on the protocol of PCIE,SRIO and FC,a fast and efficient verification and evaluation method is proposed for RX end jitter tolerance. The model proposed in this method can accurately assess the convenient characteristics of RX. The test result indicates that the jitter tolerance evaluated by the model can tally with the test resultsaccurately,significantly optimizing the performance of RX in design stage and reducing the risk of flow chip largely.【期刊名称】《计算机技术与发展》【年(卷),期】2015(000)007【总页数】4页(P217-220)【关键词】SERDES;抖动容限;验证;CDR;时钟恢复电路【作者】邵刚;田泽;李世杰;吕俊盛【作者单位】中航工业西安航空计算技术研究所，陕西西安 710065;中航工业西安航空计算技术研究所，陕西西安 710065;中航工业西安航空计算技术研究所，陕西西安 710065;中航工业西安航空计算技术研究所，陕西西安 710065【正文语种】中文【中图分类】tP301高速数据通路是计算机通信的基础，制约着计算机和其他通信系统的I/O处理能力，而高速SERDES接口芯片的研究是其中非常重要的部分。

PRBS7

高速串行总线的常用测试码型类别：接口电路阅读：884本文讨论了高速串行链路中常用的测试码型伪随机码流的原理，以及不同的测试码型对物理层测试结果的影响。

高速串行总线的常用测试码型在当今的电信和计算机产品上，相比传统的并行总线，电路中的串行总线越来越多，速率越来越快。

比如通信产品中的10GBase-KR、CPRI2代，计算机中的PCIeGen2、SATA6G，存储产品中的SAS6G、FC8.5G，这些串行总线都陆续的跨过了5Gbps。

由于速率比较高，使得串行总线上的相关的收发器芯片（SERDES）、连接器、单板、背板的设计面临着越来越多的挑战。

对于这些高速串行总线的物理层测试，测试码型的选用至关重要，在很多串行总线的规范中对测试码型有严格的要求。

本文将对此进行探讨。

首先，串行总线的物理层测试通常分为发射机测试和接收机测试，又称为TX测试和RX测试。

发射机测试通常包括眼图、抖动、信号波形、幅度、上升下降时间等测试项目，接收机测试通常包括误码率、抖动容限、接收机灵敏度等测试项目。

对于眼图测试、误码率和抖动容限测试，最常用的测试码是伪随机码（PseudoRandomBinarySequence，简称PRBS），主要有PRBS7、PRBS15、PRBS23和PRBS31。

除了PRBS以外，K28.5、1010、CJPAT等码型在很多串行总线的物理层测试中都很常用，特别是计算机上的串行标准（比如SATA、USB3.0、SAS）的测试码型有所不同，在本文中主要讨论最常用的测试码型——PRBS。

PRBS的实现方法顾名思义，PRBS是伪随机码流，在其码流中包括了所有可能出现的比特组合，而且其出现的概率是相同的。

PRBS信号是由PRBS码型发生器生成的。

PRBS发生器通常是由线性反馈移位寄存器（LinearFeedbackShiftRegister，简称LFSR）和异或电路组成。

如下图1所示为最简单的PRBS3的码型发生器，其多项式为X3+X2+1，即寄存器的第3位与第2位做异或（XOR）的逻辑运算后返回到寄存器的第1位，寄存器的第3位X3同时也是PRBS3发生器的输出。

一种SerDes的高效集成可测试性设计

一种SerDes的高效集成可测试性设计胡曙凡;田泽;邵刚【摘要】The expenses incurred in design and test for integrated circuit is more and more,along with the enhancement in operating speed and decreasing of the physical dimensions. Specially,when entering the deep sub-micron processing technique and ultra high integrated period,the function of IC is becoming more and more powerful,but it also brings out a series of design and testing problems. The theory and technology of testing and testable design have become an important research direction in VLSI field,and it is much more valuable in theory and practice. According to testing requirements on SerDes,for solving the problem of complex test of related parameters,a new plan of testability design is proposed. The realization of functions,such as loopback,test code generation,temperature detection and analog test bus,reduce a great large of the test difficulty in the test of SerDes. This method has simple structure and low consumption of re-sources,whicn is of good value.%随着集成电路工作速度的提高以及特征尺寸的缩小，芯片设计和测试的费用越来越高。

高速串行信号接收机测试

高速审行信号接收机测试
力劢
（美国力科公司成都代表处，１０）６０１７
摘要：本文讨论了高速串行信号接收机测试的必要性和方法，绍了一种针对当前主流串行信号标准的介
测试仪器ＰＲ３ＥＴ。
关键词；高速串行信号；收机测试；接误码率测试；动容限测试；抖力科ＰＲ３ＥＴ
这种仪器一般是误码率测试仪（ｉｒｒａＢｔｒｔｏＲｅＥ
ＴｓｒＢＲ。简单地说，ｅｔ，ＥＴ）ｅ误码率测试就是发送已
知数据给被测接收机芯片，通过量化被错误判决数据的比例来衡量接收机芯片的性能。在功能上，误码
ＨｉｈＳｅｄＳｒａｉｎｌｃｉｅｓｉｇｇｐｅｅｉｌＳｇａＲｅｅｖｒＴｅｔｎ
ＷＡＮｉｍａＬ－ｉ
（ｅｒｙＣｒｏａｉｈｎｄｆｃ，１０７ＬＣｏｏｐｒｔｎＣｅｇｕＯｆｅ０１）ｏｉ６
它包含：
信号检测（大，衡）放均；基于锁相环（Ｌ的时钟恢复；ＰＬ）
判决电路（并转串，线路码解码）。对接收机性能的测试实际就是对以上三个主要
环，图５ａｅｎＧｎｒｔｒ出带有 “ 如。Ｐｔｒｅｅａ发ｔｏ干扰 ”的信
行接收机测试。
｛
１可以识别出多小幅度的信号，即接收灵敏）
度；
２）时钟恢复电路中的锁相环能否去除低频抖动；３）够正确识别出带有多大抖动的数据，能即抖

DDS外文翻译

All About Direct Digital SynthesisWhat is Direct Digital Synthesis?Direct digital synthesis (DDS) is a method of producing an analog waveform —usually a sine wave —by generating a time-varying signal in digital form and then performing a digital-to-analog conversion. Because operations within a DDS device are primarily digital, it can offer fast switching between output frequencies, fine frequency resolution, and operation over a broad spectrum of frequencies. With advances in design and process technology, today’s DDS devices are very compact and draw little power.Why would one use a direct digital synthesizer (DDS)? Aren’t there other methods for easily generating frequencies?The ability to accurately produce and control waveforms of various frequencies and profiles has become a key requirement common to a number of industries. Whether providing agile sources of low-phase-noise variable-frequencies with good spurious performance for communications, or simply generating a frequency stimulus in industrial or biomedical test equipment applications, convenience, compactness, and low cost are important design considerations.Many possibilities for frequency generation are open to a designer, ranging from phase-locked-loop (PLL)-based techniques for very high-frequency synthesis, to dynamic programming of digital-to-analog converter (DAC) outputs to generate arbitrary waveforms at lower frequencies. But the DDS technique is rapidly gaining acceptance for solving frequency- (or waveform) generationrequirements in both communications andindustrial applications because single-chip ICdevices can generate programmable analogoutput waveforms simply and with high resolution and accuracy.Furthermore, the continual improvements in both process technolog y and design have resulted in cost and power consumption levels that were previously unthinkably low. For example, the AD9833, a DDS-based programmable waveform generator (Figure 1), operatingFigure 1. The AD9833-a one-chip waveformgenerator.at 5.5 V with a 25-MHz clock, consumes a maximum power of 30 milliwatts.What are the main benefits of using a DDS?DDS devices like the AD9833 are programmed through a high speed serial peripheral-interface (SPI), and need only an external clock to generate simple sine waves. DDS devices are now available that can generate frequencies from less than 1 Hz up to 400 MHz (based on a 1-GHz clock). The benefits of their low power, low cost, and single small package, combined with their inherent excellent performance and the ability to digitally program (and re-program) the output waveform, make DDS devices an extremely attractive solution—preferable to less-flexible solutions comprising aggregations of discrete elements. What kind of outputs can I generate with a typical DDS device?DDS devices are not limited to purelysinusoidal outputs. Figure 2 shows thesquare-, triangular-, and sinusoidal outputsavailable from an AD9833.How does a DDS device create asine wave?Here’s a breakdown of the internalcircuitry of a DDS device: its maincomponents are a phase accumulator, ameans of phase-to-amplitude conversion(often a sine look-up table), and a DAC. These blocks are represented in Figure 3.A DDS produces a sine waveat a given frequency. The frequency depends on two variables, the reference-clock frequency and the binar y number programmed into the Figure 2. Square-, triangular-, and sinusoidal outputs from a DDS.Figure 3. Components of a direct digital synthesizer.frequency register (tuning word).The binary number in the frequency register provides the main input to the phase accumulator. If a sine look-up table is used, the phase accumulator computes a phase (angle) address for the look-up table, which outputs the digital value of amplitude—corresponding to the sine of that phase angle—to the DAC. The DAC, in turn, converts that number to a corresponding value of analog voltage or current. To generate a fixed-frequency sine wave, a constant value (the phase increment—which is determined by the binary number) is added to the phase accumulator with each clock cycle. If the phase increment is large, the phase accumulator will step quickly through the sine look-up table and thus generate a high frequency sine wave. If the phase increment is small, the phase accumulator will take many more steps, accordingly generating a slower waveform.What do you mean by a complete DDS?The integration of a D/A converter and a DDS onto a single chip is commonly known as a complete DDS solution, a property common to all DDS devices from ADI.Let’s talk some more about the phase accumulator. How does it work?Continuous-time sinusoidal signals have a repetitive angular phase range of 0 to 2.The digital implementation is no different. The counter’scarry function allows the phase accumulator to act asa phase wheel in the DDS implementation.To understand this basic function, visualize thesine-wave oscillation as a vector rotating around aphase circle (see Figure 4). Each designated point onthe phase wheel corresponds to the equivalent pointon a cycle of a sine wave. As the vector rotatesaround the wheel, visualize that the sine of the anglegenerates a corresponding output sine wave. OneFigure 4. Digital phase wheel. revolution of the vector around the phase wheel, at aconstant speed, results in one complete cycle of the output sine wave. The phase accumulator provides the equally spaced angular values accompanying the vector’s linear rotation aroundthe phase wheel. The contents of the phase accumulator correspond to the points on the cycle of the output sine wave.The phase accumulator is actually a modulo- M counter that increments its stored number each time it receives a clock pulse. The magnitude of the increment is determined by the binary-coded input word (M). This word forms the phase step size between reference-clock updates; it effectively sets how many points to skip around the phase wheel. The larger the jump size, the faster the phase accumulator overflows and completes its equivalent of a sine-wave cycle. The number of discrete phase points contained in the wheel is determined by the resolution of the phase accumulator (n), which determines the tuning resolution of the DDS. For an n = 28-bit phase accumulator, an M value of 0000...0001 would result in the phase accumulator overflowing after 28 reference-clock cycles (increments). If the M value is changed to 0111...1111, the phase accumulator will overflow after only 2 reference-clock cycles (the minimum required by Nyquist). This relationship is found in the basic tuning equation for DDS architecture:n C out f M f 2⨯= where:fOUT = output frequency of the DDSM = binary tuning wordfC = internal reference clock frequency (system clock)n = length of the phase accumulator, in bitsChanges to the value of M result in immediate and phase-continuous changes in the output frequency. No loop settling time is incurred as in the case of a phase-locked loop.As the output frequency is increased, the number of samples per cycle decreases. Since sampling theory dictates that at least two samples per cycle are required to reconstruct the output waveform, the maximum fundamental output frequency of a DDS is fC/2. However, for practical applications, the output frequency is limited to somewhat less than that, improving the quality of the reconstructed waveform and permitting filtering on the output.When generating a constant frequency, the output of the phase accumulator increaseslinearly, so the analog waveform it generates is inherently a ramp.Then how is that linear output translated into a sine wave?A phase -to - amplitude lookup table is used to convert the phase-accumulator’sinstantaneous output value (28 bits for AD9833)—with unneeded less-significant bits eliminated by truncation—into the sine-wave amplitude information that is presented to the (10 -bit) D/A converter. The DDS architecture exploits the symmetrical nature of a sine wave and utilizes mapping logic to synthesize a complete sine wave from one-quarter-cycle of data from the phase accumulator. The phase-to- amplitude lookup table generates the remainingdata by reading forward then back through the lookup table. This is shown pictorially in Figure 5.Figure 5. Signal flow through the DDS architecture.关于直接数字频率合成器什么是直接数字频率合成器？直接数字频率合成器（DDS）是一种通过产生一个以数字形式时变的信号，然后执行由数字至模拟转换的方法。

高速信号反射问题分析及端接解决方案

关于高速信号的反射问题分析及端接解决方案摘要：随着现在信息化程度不断加深，数字信号的传输速度加快，信号的工作频率也在不断提高，信号完整性问题日益突出。

本文针对高速pcb设计中容易出现的反射问题，对反射产生的现象和原理进行相关分析，并讨论几种减弱反射的阻抗匹配和端接方案，分析每个方法的电路组成和使用优点和缺点。

关键词：信号完整性；高速信号；反射；端接中图分类号：tn79 文献标识码：a 文章编号：1007-9599 （2012）23-0000-02在电子行业迅速发展的今天，高速化和集成化已经涉及到了生活的各个方面。

随着信号频率的提高，电路板的集成度增加，pcb层数的增加，导致各种信号完整性问题。

在数字电路中，反射引起的信号过冲和下冲，主要容易导致电路噪声容限降低和输入输出延迟等问题，严重时更是会击穿元器件。

1 反射的形成和机理在信号传输过程中，路径上的每一步都有相应的瞬态阻抗，如果信号沿互联线传播时受到的瞬态阻抗发生变化，一部分信号将会被反射，另一部分发生失真并继续传播下去。

主要引起的原因就是阻抗不匹配，阻抗失配越严重，反射影响就越大。

在这里，定义反射系数为ρ，表示信号反射的大小。

计算公式为：。

式中：是反射电压；是入射电压；是传输线瞬态阻抗；是反射处瞬态阻抗。

做设计时，当信号源内阻小于传输线阻抗时，源端出现负反射，引起常说的振铃现象，也叫做过衰减。

当信号源内阻大于传输线阻抗时，源端发生正反射，信号会有攀升现象，也叫欠衰减。

在高速pcb设计时，当出现反射引起的信号完整性问题，如何根据问题波形处理阻抗匹配是关键。

2 阻抗匹配与端接方案对于阻抗不匹配引起的信号反射，目标是根据传输线的特性阻抗的值，在源端或者终端进行阻抗匹配，使电路满足源反射系数或者负载反射系数为0.常用的有两种方法：（1）使负载阻抗与传输线阻抗匹配，即并行端接；（2）使源阻抗与传输线阻抗匹配，即串行端接。

只要负载端或源端有一个达到反射匹配，反射将被消除。

通用宽带信号产生和分析方案

Models
Bandwidth
DPO7354C
3.5 GHz
DPO7254C
2.5 GHz
DPO7104C
1 GHz
DPO7054C
500 MHz
Sample Rate
(3, 4 ch) (2 ch) (1 ch)
10 GS/s 20 GS/s 40 GS/s
10 GS/s 20 GS/s 40 GS/s
AWG7000C
8 GS/s 和12 GS/s，每通道64M点深度 1 和2 通道在两通道型号上可选的 16 & 24 GS/s 交叉功能 10/8 bit 垂直分辨率 2 或 4 个标尺输出序列，子序列和动态跳转能力 1GHz带宽下54dBc无杂散动态范围调制带宽高达3.5GHz（1dB）
40M 20M 10M 200M / 100M / 50M >250,000 TekVPI
40M 20M 10M 200M / 100M / 50M >250,000 TekVPI
Max opt Record Length (1/2/3,4) Max Waveform Capture Rate Probing Interface
– – – – 支持射频校准——用户指定校准频率范围支持中频校准——同时校准中频和混频器频响基带校准——同时校准调制器和基带频响实测校准结果：± 0.5dB的平坦度
14
完善简洁的预失真技术
15
校准
16
AWG在高速串行数字信号中的应用
Digital Patterns
1111100001111100000 Clk 01101001101101001 DATA 00101101100101101 DATA 10111001010111001 DATA n

基于14_nm_FinFET_工艺的高速串行收发器IP_核设计与实现

文章编号：2095-6835（2023）21-0001-05基于14nm FinFET工艺的高速串行收发器IP核设计与实现唐重林（牛芯半导体（深圳）有限公司上海分公司，上海201210）摘要：基于SMIC（中芯国际）14nm CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）工艺，设计实现了速率最高可达28Gb/s的串行收发器IP核（Intellectual Property core，一种具有知识产权的特定电路功能模组）。

为了能够处理复杂应用场景，损耗高于30dB的信号链路，发送端引入了多Tap（抽头系数）的FFE（Feed Forward Equalization，前向反馈均衡器），接收端引入连续线性均衡器和自适应的多Tap数字DFE（Decision Feedback Equalization，判决反馈均衡器），2种均衡相互配合，实现高速传输信号的均衡需求；为了降低功耗，发送器的驱动器避免使用传统的电流模结构，采用新型SST（Source-Series Terminated，源端串联端接）的驱动器结构，实现高速的同时，可以充分利用FinFET（Fin Field-Effect Transistor，鳍式场效应晶体管）的工艺特性，降低功耗且缩小芯片面积。

测试表明，该高速串行收发器IP核每通道面积为0.53mm2，每通道功耗为275mW，发送和接收电气特性均符合协议要求。

关键词：高速；串行收发器；均衡；IP核中图分类号：TN43文献标志码：A DOI：10.15913/ki.kjycx.2023.21.001在当今移动和通信系统中，高速串行接口已几乎全部取代并行拓扑结构，广泛应用于高速通信领域，如电脑显示互连、高速背板互连和存储数据交换、高速网络等。

高速接口中最核心的串行收发器即SerDes （Serializer/Deserializer，串行器/解串器）技术决定了整个串行数据通信的性能和质量。

一种高速Serdes接口测试的ATE设计

2.Jiangnan Institute of Computer Technology, Wuxi 214083)
Ａｂｓｔｒａｃｔ：TWith the rapid development of the integrated circuit industry, standard serial interfaces such as PCI-Express bus, 100 GBASE Ethernet, OIF-CEI backplane transmission are widely used in integrated circuits, and the interface transmission rate has reached 16 Gbps to 56 Gbps. The mainstream integrated circuit automatic test equipment in the market is no longer able to meet such high-speed Serdes interface test requirements. Therefore, in order to ensure full speed testing and high coverage parameter level testing of Serdes interface, a new automatic testing system is designed in this paper. With combines automatic test equipment (ATE) and BERT to test key parameters such as eye diagram, jitter, ber and jitter tolerance of high-speed Serdes interface, and improves chip test coverage and result reliability. Ｋｅｙｗｏｒｄｓ：serdes; ATE;BERT; loopback; SmarTest; SCPI

一种数字体制测控系统高速数据传输方法

一种数字体制测控系统高速数据传输方法田之俊1，王涛2，康宁1（1.中国电子科技集团公司第五十四研究所，河北石家庄050081；2.中国人民解放军63769部队，陕西西安710043）收稿日期：2021-12-100引言航天测控系统是航天工程的重要组成部分，是天地联系的唯一通道，是保障飞行器正常运行、充分发挥其应用效能不可或缺的保证[1]。

传统的测控系统都是模拟体制，信道设备量大、运行模式单一、可靠性较差。

随着数字技术的发展，人们的研究方向逐步转入到基于软件无线电技术的全数字系统。

根据软件无线电的要求，信号在天线后端直接数字化，即对射频信号直接采样，在数字域中灵活完成各种相关的信号处理算法[2]。

数字化方案的提出，除了对射频采样技术提出了更高的要求，同时对宽带数据的高速传输也提出了更高的挑战。

特别是随着航天测控技术不断发展，遥测、数传的数据量不断增加，测控带宽也越来越高，对高速数据传输的速率、效率、可靠性和扩展性等要求也逐步提高。

1常用高速数据传输方法目前常用的高速数据传输大都采用高速串行接口协议，包括PCI-Express 、RapidIO 、万兆以太网和Aurora 等，其中前2种协议大都用于短距离的板间通信、交换方式传输[3-4]，万兆以太网和Aurora 可通过光纤完成较远距离的传输。

1.1万兆以太网万兆以太网是以太网的最新技术，其传输速度是千兆以太网的10倍，理论最高传输速度为l0Gbps，可以满足高速传输系统对传输速率的要求[5]。

万兆以太网主要使用光纤作为传输介质，非常适合海量数据的高速、低损耗和远距离传输。

由于同属IEEE802.3协议，万兆网协议继承了先前以太网标准的优点，并且具有良好的向前兼容性，保留了传统以太网协议中MAC层的功能以及帧格式[6]。

万兆以太网以其良好的通用性在多种领域得到了广泛应用。

但由于其协议的复杂性，同时带来一系列问题，如实现难度大、协议开销大等[7]。

特别是在测控系统中，需要考虑100MHz 带宽的数据传输，按照数据采样位数16bit估算，根据那奎斯特采样定理，数据规模大于5Gbps，对万兆以太网的有效数据传输效率提出了很大挑战，而且在此情况下数据传输带宽余量不足，扩展性较差。

泰克面向高速串行数据总线测试推新品

一
能够生成高速、真实波形的ＡＷＧ，包括预加重／去加重以及高达１Ｇｂｓ的多电平信号。０ｐ
该解决方案中包括４个模块。８Ｅｌ双通道真差分００ＴＤＲ模块可提供１ｐ入射和１ｐ反射Ｔ２ｓ５ｓＤＲ上升时间、
泰克新型ＡＧ００系列任意波形发生器具有业产品线总经理ＢｉｎＭ．ｅｃＷ７０ｒＲｉｈ表示，“ 是，Ｔａ但ＤＲ方案
内最快速度，围最高为７ｄ０Ｂ，不如传统ＶＮＡ８ｄ０Ｂ的动态
数千兆串行标准的出现使得功率预算和时序容限
系统时面临着巨大的技术挑战。针对与此，克公司推下降，此，确分析时域和频域中的信号路径和互连泰因准出最新的任意波形发生器和数字串行分析示波器，以情况，对于全面了解高速串行设计中信号损失和串扰满足高速串行数据总线的设计和测试要求。
射频设备的测试要求而设计。凭借５８Ｈ的带宽、１范围。不过７ｄ．ｚＧ００Ｂ非常适合串行数据应用，而ＶＮＡ更
位分辨率以及高达２ＧＳｓ０／的取样速率，ＡＷＧ７０是唯适于微波和Ｒ００Ｆ应用。 ”
维普资讯
泰克面向高速串行数据总线测试推新品
数字通信技术正在从并行结构转为串行结构，工

一种高速Serdes接口测试的ATE设计

一种高速Serdes接口测试的ATE设计谢翰威;翁雷;史晨迪【摘要】随着集成电路产业的高速发展,诸如PCI-Express总线、100 GBASE以太网、OIF-CEI背板传输等标准串行接口在集成电路上被广泛应用,接口传输速率已经达到16 Gbps～56 Gbps.市场上主流的集成电路自动测试设备,已难以满足这类高速Serdes接口测试需求.因此,为保证Serdes接口的全速测试及高覆盖率的参数级测试,本文设计了一种新的自动化测试系统.其融合了自动测试设备(ATE)与误码测试仪(BERT),实现了高速Serdes接口眼图、抖动、误码率及抖动容限等关键参数的测试,提高了芯片测试覆盖率与结果可信度.【期刊名称】《环境技术》【年(卷),期】2019(037)001【总页数】6页(P101-106)【关键词】高速串行接口;自动测试设备;误码测试仪;远端回环;SmarTest;SCPI 【作者】谢翰威;翁雷;史晨迪【作者单位】南京理工大学电子工程与光电技术学院,南京 210094;江南计算技术研究所,无锡 214083;江南计算技术研究所,无锡 214083;江南计算技术研究所,无锡214083【正文语种】中文【中图分类】TP407引言在摩尔定律的指引下，集成电路大多向着高密度、高速率的方向发展，电路间的数据传输要求显得越来越高。

以Serdes接口为主的串行通信技术利用差分传输和时钟数据恢复上的优势，逐步成为了主流的高速IO接口，在以太网、背板传输、设备总线等技术中被广泛应用。

因此，对这类Serdes接口测试技术的研究也就显得十分重要。

由于常用的自动测试设备（如V93000、J750等）因其测试速率、定时精度、抖动注入等均不能够满足高速Serdes接口的测试需求，市面上通常采用了由“设计保证”、“功能验证”的方式来判定芯片的好坏。

但随着信号工作速率越来越高，对抖动及噪声的敏感度越来越严苛，均衡、去加重等技术的引入也增加了电路的复杂程度，仅依靠功能测试的方式已经显得不够可靠，基于参数级的性能测试需求变得越来越迫切。

如何准确进行PCIe5.0高速测试及误码分析

如何准确进⾏PCIe5.0⾼速测试及误码分析为应对信号衰减问题，PCIe 5.0对信道和连接器损耗与反射提出了更严格的要求，并且对接收器和发送器的均衡也做了⼀些修改。

此外，数据速率从16 GT/s提升⾄32 GT/s，翻了⼀番，但对上升/下降时间变陡、单位间隔(UI)变窄以及插⼊损耗变⼤所引起的问题，却没有提出什么创新的⽅法来补偿。

那么GT/s的提升意味着什么呢?进⾏全⾯Serdes测试的必要要确保PCIe 5.0设计符合规范，即所设计产品要通过PCI-SIG主持的合规性⼯作间的PCI-SIG互操作性测试，⼯程师们必须进⾏全⾯的Serdes测试。

PCIe 5.0测试需要的设备包括：误码率测试仪(BERT)脉冲模式发⽣器(PPG)，⽤于⾼精度的特定信号损伤测量;BERT误码检测器(ED)，⽤以分析Serdes输出的误码率(BER);另外还会⽤到采样带宽⼤于50 GHz的实时⽰波器。

⽽对于最复杂的Serdes测试，即链路均衡训练，BERT需要仿真⼀个参考Serdes。

PPG和ED必须在PCIe 5.0协议栈的PHY逻辑⼦块级别与被测设备(DUT)进⾏交互(图1)。

图1：PCIe 5.0多层协议栈32 GT/s时NRZ⾯临的挑战从16 GT/s的PCIe 4.0架构升级到32 GT/s的PCIe 5.0架构，其最⼤挑战是在BER≤10-12的条件下，能够在⾼达36dB的损耗下⼯作。

为了解决与损耗相关的问题，⼤多数运⾏速度超过30 GT/s 的标准都采⽤PAM-4，以将⼯作带宽减少两倍，但代价是信噪⽐降低了9.5 dB以上。

不过，PCIe 5.0技术仍然采⽤逻辑仿真和基带⾮归零(NRZ)调制⽅案，以⾼电平表⽰逻辑 1 ,低电平表⽰逻辑 0 。

损耗过⼤可能导致基于PCIe 5.0架构的后均衡眼图开启电压低⾄10 mV。

如此⼩的电压摆幅需要⾮常灵敏的电压限幅器。

⽽且，为了容纳较长的电路板，当损耗超过-36 dB或信号通过两个或多个连接器传播时，还需要重新配置定时器。

高速信号抖动容限测试技术

Pre-Emphasis BitAlyzer • 基本的误码仪和示 • 配合BERTScope 码型发生器使用波器 • 最低码速率100K， • 提高输出加重以克服通道损耗适合于卫通应用 • Rx端容限中使用 Linear Equalizator • 复杂线性均衡 • 信道模拟

ቤተ መጻሕፍቲ ባይዱ1.5G/1.6G
Vertical slice
Eye height at 1012 BER level
Beyond the BERT...
使用BERTScope深入分析误码率事件
规范要求的接口一致性验证
模板测试
看到BER Contour之后，可以进行Mask测试，看看是否满足一定误码率前提下的Mask要求。如果BER Contour压到Mask的话，可以通过将设置BERTScope的 sampler到压点的位置上，进而深入分析误码出现的规律。
BERTScope
PatternPro
PPG4001 40 Gb/s Pattern Generator
X
X X
X X X
03/2014 ©Tektronix 65W-28713-3
27
误码率分析工具带来的启示 – 误码定位
如果是数字调制呢？
误码率分析工具带来的启示 – 误码率带状图
误码率分析工具带来的启示 – 无误码间隔图（Error Free Interval）
将busrt中的最小无误码长度设为1，实际观察的就是连续出现误码的统计如果连续出现的误码不相关？判定连续误码的相关，找到系统问题 1500 bit的前向纠错突发长度统计中基本都是 1500bit的倍数 FEC算法出现问题

USB3.0认证的新测试要求和应对措施详解

USB3.0认证的新测试要求和应对措施详解【导读】随着主流市场演进到SuperSpeed USB，许多设计团队正力图加快设计认证。

但是你了解USB3.0认证的最新测试要求么？只有掌握好游戏规则，才能赢得游戏。

本文将为您提供专家建议参考，帮助您轻松完成这一过程。

尽管市场上已经出现了早期的USB 3.0产品，但主流市场转向SuperSpeed USB还有待时日。

部分原因在于，USB 2.0接口无所不在，且生产成本低廉。

高带宽设备（如摄像机和存储设备）已经率先演进到SuperSpeed USB。

但就目前而言，基于成本因素考虑，USB3.0实施仍限于较高端的产品。

大规模部署任何新的行业标准（包括USB3.0）都存在内在挑战。

此外，USB2.0到USB 3.0并非简单的跳跃，其性能提高了十倍之多。

尽管性能得到大幅度提升，但消费者对低成本互连设备的预期并没有改变。

这就给工程师们带来了明显的压力，需要在一个原本速度很低的信号通道上传输高速率信号，同时要在各种条件下保证可靠性、互操作能力和高性能。

为保证物理层(PHY)一致性和认证，测试变得空前关键或重要。

USB 3.0拥有许多其它高速串行技术（如PCI Express和串行ATA）共有的特点：8b/10b编码，明显的通道衰减，扩频时钟。

本文将介绍一致性测试方法及怎样对发射机、接收机及线缆和互连进行最精确的、可重复的测量。

在掌握了这些窍门之后，您便可以更有效地准备SuperSpeed PIL(Platform Integration Lab)之行了。

High Speed Vs. SuperSpeedUSB 3.0满足了市场对于更高带宽下实时体验应用的需求。

目前USB设备达数十亿，因而USB 3.0也提供了向下兼容能力，支持传统USB 2.0设备。

然而，USB 2.0和3.0在物理层有多种差异(表1)。

表1. USB 2.0 和SuperSpeed USB物理层区别SuperSpeed USB一致性测试已经有明显变化，以适应更高速接口带来的新挑战。

高速串行信号的接收端测试

当串行数据的速率进一步提高，比如说数据速率达到 5Gbps 以上，如 USB3.0，PCIE GEN3 等，串行数据链路中各个组成成分都会影响到信号的质量。如传输线、接插件、阻抗不连续、芯片封装等，在实际应用中我们常会发现在接收端芯片管脚处测试得到的信号眼图已经接近闭合，眼图闭合的主要原因来自于高速信号传输过程中受到传输链路各组成成分的影响而导致的。为了改善信号眼图的质量，芯片端会采用一些补偿的措施，如在发送端采取预加重的方法对信号的幅度和边沿提前进行优化，来补偿高速信号通过传输链路后可能带来的损耗；而在接收端芯片中还可以使用均衡的方法来实现对信号的补偿。这样接收端和发送端的结构会变得更为复杂。如下图 3 所示，接收端有均衡器、时钟数据恢复电路、解串电路、 8B/10B 解码、Scramble 解码、弹性缓冲器（Elastic Buffer，通过插入或者丢掉时钟对齐符号码来实现发送端和接收端的时钟速率的一致）等。
Tቤተ መጻሕፍቲ ባይዱansmitter
Pre-emphasis De-emphasis Pre-overshoot
Serial Data Transfer Link
Receiver
Amplifier，Equalization
Serializer; 8B/10B Encode;
Scramble; Transimit FIFO
并行数据转换成串行数据并辅以相应的编码，可以以 LVDS 或者 CML 等差分电平的方式实现高速、高可靠的传输，传输通道结构也可实现极大的简化。从上述结构图中我们可以看出，串行数据传输链路中是没有专门的时钟信号传输的，那么接收端如何实现对串行数据的解串、解码呢？事实上接收端会有专门的 CDR（Clock Data Recovery ）电路用以从串行数据中恢复出时钟。因此，一个最典型的串行数据链路的发送端的内部结构至少应包括：串行化（Serializer）电路、8B/10B 编码电路（通常在 8B/10B 编码电路之前还有一级 Scramble 编码电路以减小信号的高频谐波分量及信号失真）；接收端应至少包括解串电路（Deserializer）、8B/10B 解码电路、CDR 时钟数据恢复电路等。