完整word版,Quartus_II使用教程-完整实例
QuartusII教程(完整版)
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
Quartus-II软件的使用方法
Q u a r t u s I I软件的使用方法1、创建工程运行quartus II软件，如下图：建立工程，File New Project Wizad，既弹出“工程设置”对话框，如下图：单击此对话框最上一栏右侧的“...”按钮，在d盘中建一个工程文件夹，取名为test。
单击“打开”按钮，在第二行和第三行中填写为“half_adder”。
按Next按钮，出现添加工程文件的对话框，如下图：这里我们先不管它，直接按next进行下一步，选择FPGA器件的型号，如下图：在Family下拉框中，我们选择Cyclone V系列FPGA，选择此系列的具体芯片5CSEMA5F31C6。
执行next出现选择其它EDA工具setting对话框如下图，选择ModelSim_Altera为默认的Simulation 工具，语言为Verilog HDL.执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，按next进入工程的信息总概对话框，按Finish按钮即建立一个项目。
2、建立顶层文件。
（1）执行File New，弹出新建文件对话框，如下图：选择“Verilog HDL File”按OK即建立一个空的verilog 文件，按下图写入half_adder代码，我们把它另存为（File Save as）,接受默认的文件名，以使该文件添加到工程中去。
如下图：（2）设置。
在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单Assignments Device，弹出对话框，如下图：（3）编译。
按主工具栏上的编译按钮即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。
具体步骤如下：1功能仿真选择菜单processing -->start --> start test bench template writertestbench 文件创建完成打开testbench文件编写testbench文件见红色方框，编辑完后，保存。
Quartus-ii-使用教程(完全版)
PORT (CLK ,D : IN STD_LOGIC ;
Q : OUT STD_LOGIC );
END ;
ARCHITECTURE bhv of DFF3 IS
SIGNAL Q1 : STD_LOGIC ;
BEGIN
PROCESS (CLK,D)
BEGIN
IF clk= '1'
then Q1 <= d ;
end if ;
end process ;
Q <= Q1 ;
END ;
智库中国
2012年12月4日
注: 以上内容为个人所做，仅为eda爱好者学习探讨之用，任何未经允许不得刊印出版。
一 新建工程
选择文件 新建工程
利用工程导航 创建工程
选择工程的存储文件夹、工程名以及工程的顶层文件
询问是否建立这个不存在的文件夹
选择试验箱的开发FPGA型号
出现最终选择的综述
单击确定
二操作主界面
选择工程的构建方式（原理图或者VHDL）
这里选择VHDL（硬件描述语言）进行构建
出现VHDL的编辑界面
输入一段VHDL语言这里以锁存器为例
最后编译一下，使所有设置编译进*.sof文件中
QUARTUSII操作
：为选定的信号赋予高电平；
：为选定的信号不进行赋值；
：为选定的信号赋原值的相反值；
：专门设置时钟信号；
：把选定的信号用一个时钟信号或是周期性信号来 代替； ：为总线信号赋值； ：为选定的信号随机赋值；
保存好文件, 默认文件名
单击“assignments”菜单下的“settings”令，在弹 出的“settings”对话框中进行设置。如上图，单击左侧 标题栏中的“simulator settings”选项后，在右侧的 “simulator mode”下拉菜单中 选择“functional”选 项即可，单击“ok” 按钮后完成设置。
在上页的界面中，你可以添加已经写好的程 序模块，实现模块共享，如果需要添加直接点 击“Add”按 选择 芯片 钮就可以 了，如果不 需要直接点 击 “next”， 出现这个 界面：
点击进入下 一界面
点击完成
选择VHDL FILE
点击进 入编辑 界面
输入文 本文件
保存文件,注意保存 的文件名要和文本 的实体名一致
启动编译
编译成功
建立仿真文件
设置仿真时间区域，并进行波 形文件存盘（选择File中的Save as）
设置仿真结束时间为100US
设置仿真 结束时间
在空白处双击 鼠标左键
选 择”NODE FINDER”
点击”LIST”
选择需要 的信号
接下来分别对各输入端口进行设置，完成之 后，单击保存文件按钮进行保存。
：在波形文件中添加注释； ：修改信号的波形值，设定选定区域的波形； ：放大，缩小波形； ：全屏显示波形文件；
：在波形文件信号栏中查找信号名，可以快 捷地找到待观察信号； ：将信号栏中的名称用另一个名称代替； ：为选定的信号赋予未初始化状态； ：为选定的信号赋予不定状态；
Quartus-II使用教程-完整实例2(精编文档).doc
【最新整理，下载后即可编辑】Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
第一步：打开软件● 快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
● 信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
快捷工具栏菜单栏工作区资源管理窗口任务管理窗口第二步：新建工程（file>new Project Wizard ）1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）所建工程的保存路径 工程名称顶层模块名（芯片级设计为实体名），要求与工程名称相同如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。
3 选择芯片型号（我们选择cylone II系列下的EP2C70F896C6芯片）(注：如果不下载到开发板上进行测试，这一步可以不用设置)所选的芯片的系列型号快速搜索所需的芯片选择芯片4 选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None，然后next）5 工程建立完成（点finish）选择第三方综合工具，如果使用Quartus内部综合工具则选择none选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none选择时序分析仪工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。
第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
QuartusII教程(完整版)
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
QuartusII教程(完整版)
Quartus II 的使用......................................... 错误!未定义书签。
1 工程建立 ................................................... 错误!未定义书签。
2 原理图的输入 ........................................... 错误!未定义书签。
3 文本编辑（verilog） ............................. 错误!未定义书签。
4 波形仿真 ................................................... 错误!未定义书签。
Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
Quartus_II使用教程完整实例
Quartus Ⅱ入门教程(一个Verilog 程序的编译与功能仿真)Quartus Ⅱ 就是Altera 公司推出的专业EDA 工具,支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式就是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
第一步:打开软件● 快捷工具栏:提供设置(setting),编译(compile)等快捷方式,方便用户使用,用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏:软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏:编译或者综合整个过程的详细信息显示窗口,包括编译通过信息与报错信息。
快捷工具栏菜单栏工作区资源管理窗口任务管理窗口第二步:新建工程( Project Wizard)1 工程名称:2添加已有文件(没有已有文件的直接跳过next) 所建工程的保存路径工程名称顶层模块名(芯片级设计为实体名),要求与工程名称相同如果有已经存在的文件就在该过程中添加,软件将直接将用户所添加的文件添加到工程中。
3 选择芯片型号(我们选择MAX3000A 系列下的EPM3256AQC208-10芯片) (注:如果不下载到开发板上进行测试,这一步可以不用设置)4 选择仿真,综合工具(第一次实验全部利用quartus 做,三项都选None,然后next)所选的芯片的系列型号快速搜索所需的芯片选择芯片5 工程建立完成(点finish )选择第三方综合工具,如果使用Quartus内部综合工具则选择none选择第三方仿真工具,如果使用Quartus内部仿真工具则选择none选择时序分析仪工程建立完成,该窗口显示所建立工程所有的芯片,其她第三方EDA工具选择情况,以及模块名等等信息。
第三步:添加文件(> VHDL file),新建完成之后要先保存。
我们选择Verilog HDL File设计文件格式既选择Verilog文本输入形式第四步:编写程序以实现一个与门与或门为例,Verilog描述源文件如下:module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件;第五步:检查语法(点击工具栏的这个按钮(start Analysis & synthesis))点击确定完成语法检查第六步:(锁定引脚,点击工具栏的(pin planner)) (注:如果不下载到开发板上进行测试,引脚可以不用分配)双击location 为您的输入输出配置引脚。
Quattus II使用示例
实验一组合逻辑3-8译码器的设计说明：本书将以实验一为例详细介绍altera公司QuartusII5.0版本软件的基本应用，其它实验将不再赘述。
读者在通过本实验后将对QuartusII软件及CPLD/FPGA的设计与应用有一个比较完整的概念和思路。
此书因篇幅有限，仅仅介绍了QuartusII软件的最基本、最常用的一些基本功能，相信读者在熟练使用本软件以后，你定会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。
由于编者能力有限，不详之处再所难免，我们希望得到你的指正与包含。
一、实验目的：1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。
二、实验步骤：QuartusII软件的基本操作与应用（一）设计输入：（1）打开QuartusII软件。
（2）选择路径。
选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体名称；注意：工作目录名不能有中文。
（3）添加设计文件。
将设计文件加入工程中。
单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.V erilog原理图等）。
如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。
（4）选择FPGA器件。
Family选择Cyclone，A vailable device选择EP1C12Q240C8,Packge选择Any QFP，Pin Count 选择240，Speed grade选择8；点击“Next”。
（5）选择外部综合器、仿真器和时序分析器。
Quartus II支持外部工具，可通过选中来指定工具的路径。
这里我们不做选择，默认使用Quartus II自带的工具。
（6）结束设置。
单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。
QuartusII教程(完整版)
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
Quartus_II使用教程1和2 加详细例子,图形细解每一步
§2.3 相关技术基本知识与基本技能一、QuartusⅡ原理图输入法应用数字逻辑电路的基本知识，使用QuartusⅡ原理图输入法可非常方便地进行数字系统的设计。
应用QuartusⅡ原理图输入法，还可以把原有的使用中示规模的通用数字集成电路设计的数字系统移植到FPGA或CPLD中。
下面以一个二人表决器的设计为例说明QuartusⅡ原理图输入法的使用方法。
(一)建立工程文件夹1.新建一个文件夹作为工程项目目录首先在计算机中建立一个文件夹作为工程项目目录，此工程目录不能是根目录，比如D:，只能是根b录下的b录，比如D:\EDA _book\code\Chapter3\BiaoJueQi。
下一页§2.3 相关技术基本知识与基本技能2.建立工程项目运行Quartus Ⅱ软件，执行File=>New Project Wizard 命令，建立工程，如图2-17所示。
在图2-18界面中单击Next按钮。
在所弹出的图2-19 New Project Wizard对话框中，填写Directory，Name, Top-Level Entity等项目。
其中第一、第二、第三个文本框分别是工程项目目录、项目名称和项目顶层设计实体的名称。
单击Next按钮，出现添加工程文件的对话框，如图2-20所示。
若原来己有文件，可选择相应文件，这单直接单击Next进行下一步，选择FPGA器件的型号，如图2-21所示。
下一页上一页§2.3 相关技术基本知识与基本技能在Family下拉框中，根据需要选择一种型号的FPGA，比如Cyclone系列FPGA。
然后在“Available devices:”中根据需要的FPGA 型号选择FPGA型号，比如“EP1C3T144C8”，注意在Filters一栏中选中“Show Advanced Devices”以显示所有的器件型号。
再单击Next按钮，出现如图2-22所示对话框。
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Quartus II 的使用 (2)1 工程建立 (2)2 原理图的输入 (5)3 文本编辑（verilog） (15)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图所示。
图 Quartus II 管理器工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图所示。
图建立项目的屏幕（2）输入工作目录和项目名称，如图所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图所示。
图加入设计文件（4）选择设计器件，如图所示。
图选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图所示。
图选择EDA 工具（6）建立项目完成，显示项目概要，如图所示。
图项目概要原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下 New ，新建图表/原理图文件，如图所示。
图新建原理图文件（2）在图的空白处双击，屏幕如图所示：（3）在图的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图所示；在图中，将光标移到右侧input右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图空白的图形编辑器图选择元件符号的屏幕图放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图所示；（6）在图中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图所示。
QuartusII教程(完整版)
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
QUARTUS II 的使用方法
1. 建立新工程。 菜单“file/new project wizard…”命令，弹出下图1所示的对话框，分别输入 新工程所在的路径、工程名字和顶层实体的名字。其中，工程名字和顶层实 体的名字必须相同。
图1
输入完名字后，点击“next”钮，如果新工程的路径不存在，则会提示创建 该路径，点击“是（Y）”，即可创建该路径。
图14
点击图14中的“OK”钮。返回“Insert Node or Bus”对话框。此时，在 “Name”和“Type”栏里出现了“Multiple Items”。如图15所示。
图15
点击图15中的“OK”钮。选中的输入信号被添加在矢量波形编辑窗口中，如 图16所示。
图16
根据需要，设置各输入信号的波形，设置完后，如图17所示。
图5
2. 建立Verilog HDL File文件
菜单“file/new…”命令，弹出如图6所示的对话框，选择“Verilog HDL File”，点击“OK”钮。
图6
在图7所示的HDL程序编辑窗口中输入Verilog 语言的源程序。
必须与图1中的顶层 实体的名字相同。
图7 保存文件，菜单“File/Save”命令，文件名默认与工程名相同，扩展名为.v。 点击“保存”钮。
图20
5. 时序仿真 菜单“Assignmengs/ Setting….”命令，弹出如图21所示对话框。选择 “Simulation mode”为“Timing”。点击“ok”钮。
图21
执行“ Processing/ Start simulaiton”命令，开始时序仿真。结果如图22所 示。功能仿真结果是考虑器件延时的输出结果。
图19
QuartusII操作过程图解
基于Quartus II 9.0 的数字电路设计操作过程图解一．Quartus II 9.0 启动◆方法一、直接双击桌面上的图标，可以打开Quartus II 9.0 软件；◆方法二、执行：【开始】→【程序】→【Altera】→【Quartus II 9.0】→【Quartus II 9.0 TalkBack Install】菜单命令，可以打开软件。
◆启动软件后，若你的电脑没有连接到Internet互联网，会出现如下图所示的提示，提示你没有连接到Altera的官方网站，将无法获得更新的资源。
点击〖确定〗继续，因为这不影响软件的正常使用。
◆若你的电脑已经正常连接到Internet互联网，则在打开软件时就不会出现以上的提示，并且可以通过软件界面右下方的两个图标：，直接连接到Altera公司的官方网站，以便获取更多的信息和资源。
二．Quartus II 9.0软件界面Quartus II 9.0软件的默认启动界面如下图所示，由标题栏、菜单栏、常用工具栏、资源管理窗口、程序编译或仿真运行状态的显示窗口、程序编译或仿真的结果显示窗口和工程编辑工作区组成。
三．Quartus II 9.0软件使用1. 新建项目工程使用QuartusII9.0设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件（CPLD、FPGA）中。
因软件在完成整个设计、编译、仿真和下载等这些工作过程中，会有很多相关的文件产生，为了便于管理这些设计文件，我们在设计电路之前，先要建立一个项目工程（New Project），并设置好这个工程能正常工作的相关条件和环境。
建立工程的方法和步骤如下：（1）先建一个文件夹。
就在电脑本地硬盘找个地方建一个用于保存下一步工作中要产生的工程项目的文件夹，注意：文件夹的命名及其保存的路径中不能有中文字符。
（2）再开始建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard...】命令，打开建立新项目工程的向导对话框。
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Quartus Ⅱ入门教程
（一个Verilog 程序的编译和功能仿真）
Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
第一步：打开软件
● 快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●
信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
快捷工具栏
菜单栏
工作区
资源管理窗口
任务管理窗口
第二步：新建工程（file>new Project Wizard）1 工程名称：
2添加已有文件（没有已有文件的直接跳过next）所建工程的保存路径
工程名称顶层模块名（芯片级设计为实体名），要求与工程名称相同
如果有已经存在的文
件就在该过程中添加，
软件将直接将用户所
添加的文件添加到工
程中。
3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)
4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）
所选的芯片的系列型号
快速搜索所需的芯片
选择芯片
5 工程建立完成（点finish）
选择第三方综合工具，如果
使用Quartus内部综合工具
则选择none
选择第三方仿真工具，如果
使用Quartus内部仿真工具
则选择none
选择时序分析仪
工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。
第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
我们选择Verilog HDL File设计文件格式既选择Verilog文本输入形式
第四步：编写程序
以实现一个与门和或门为例，Verilog描述源文件如下：
module test(a,b,out1,out2);
input a,b;
Output out1,out2;
assign out1=a&b;
assign out2=a | b;
endmodule
然后保存源文件；
第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））
点击确定完成语法检查
第六步：（锁定引脚，点击工具栏的（pin planner））(注：如果不下载到开发板上进行测试，引脚可以不用分配)
双击location 为您的输入输出配置引脚。
该窗口显示了语法检查后的详细信息，包括所使用的io口资源的多少等内容，相应的英文名大家可以自己查阅
语法检查成功，没有
error级别以上的错误
各个端口的输入输出顶层某块的输入输出口与
物理的芯片端口想对应
第七步：整体编译（工具栏的按钮（start Complilation））
该窗口给出综合后代码的资源使
用情况既芯片型号等等信息。
选择为使用端
口选项卡
第八步：功能仿真（直接利用quratus进行功能仿真）
1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）
2建立一个波形文件：
（new>Vector Waveform File）
Functional表示功能仿真，既不包括时序
信息，timinng表示时序仿真。
加入线及
寄存器的延时信息
添加波形文件作为信号输出文
件，以便观察信号的输出情况
然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：
接下来设置激励信号（单击
>选择
>Timing>Multiplied by 1）
设置b 信号源的时候类同设置a 信号源，最后一步改为Multiplied by 2
双击弹出右边的对话框
点击如下图添加信号
点击产生端口列表
设置仿真的开始及结束时间
设置输入信号周期
我们自定义的输入信号
然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）
接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：
由a，b 两个信号经过我们
设计的模块产生的结果
观察波形，刚好符合我们的逻辑。
功能仿真通过。
第九步：下载（点击（Programmer），再点击Hardware Setup配置下载电缆,
单击弹出窗口的“Add Hardware”按钮，选择并口下载ByteBlasterMV or
ByteBlasterMVⅡ，单击“Close”按钮完成设置。
CPLD器件生成的下载文件后
缀名为.pof，点击下图所示方框，选中下载文件，然后直接点击start按钮开始
下载）
下载进度条
下载是该选项
必须打勾
点击该按钮
开始下载
完！
11。